내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩패키지 메모리(Method for controlling internal voltage and multi-chip package memory using the same)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2014년07월08일
(11) 등록번호 10-1416315
(24) 등록일자 2014년07월01일
(51) 국제특허분류(Int. Cl.)
G11C 5/14 (2006.01)
(21) 출원번호 10-2007-0114292
(22) 출원일자 2007년11월09일
심사청구일자 2012년10월25일
(65) 공개번호 10-2009-0048084
(43) 공개일자 2009년05월13일
(56) 선행기술조사문헌
JP2005122823 A*
KR100626364 B1*
JP2006277870 A
KR100762206 B1
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
삼성전자주식회사
경기도 수원시 영통구 삼성로 129 (매탄동)
(72) 발명자
박문숙
서울특별시 서초구 강남대로 156-6, 203호 (양재
동)
정회주
경기도 용인시 기흥구 사은로126번길 46, 현대모
닝사이드1차아파트 313동 502호 (보라동)
이정배
경기도 용인시 수지구 진산로66번길 10, 509동
801호 (풍덕천동, 진산마을삼성5차아파트)
(74) 대리인
리앤목특허법인
전체 청구항 수 : 총 9 항 심사관 : 손준영
(54) 발명의 명칭 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩패키지 메모리
(57) 요 약
내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리(multi-chip package memory)가 개시된다.
상기 멀티 칩 패키지 메모리는 전달 메모리 칩 및 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비할 수 있다. 상
기 전달 메모리 칩은 신호들을 전달하고, 상기 제 1 내지 제 n 메모리 칩은 내부 전압을 발생하여 출력하는 내부
전압 발생 회로를 포함하고 상기 전달 메모리 칩 위에 적층된다. 상기 전달 메모리 칩은 상기 외부에서 수신되는
신호들에 응답하여 상기 각각의 내부 전압을 제어하는 제 1 내지 제 n 제어 신호를 대응하는 메모리 칩으로 출력
한다. 상기 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리는 적층되는 메모리 칩의 크기를
감소시키고 공정을 단순화할 수 있는 장점이 있다.
대 표 도 - 도1
등록특허 10-1416315
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특허청구의 범위
청구항 1
신호들을 전달하는 전달 메모리 칩; 및
내부 전압을 발생하여 출력하는 내부 전압 발생 회로를 포함하고 상기 전달 메모리 칩 위에 적층되는 제 1 내지
제 n 메모리 칩(n은 자연수)을 구비하고,
상기 전달 메모리 칩은,
외부에서 수신되는 상기 신호들에 응답하여 상기 제 1 내지 제 n 메모리 칩 각각의 내부 전압을 제어하는 제 1
내지 제 n 제어 신호를 대응하는 상기 제 1 내지 제 n 메모리 칩으로 출력하고, 외부에서 수신되는 명령들에 응
답하여 상기 제 1 내지 제 n 제어 신호를 출력하는 제 1 내지 제 n 제어 회로를 구비하는 것을 특징으로 하는
멀티 칩 패키지 메모리.
청구항 2
제1항에 있어서, 상기 제 k 메모리 칩(k는 1이상 n이하의 자연수)의 내부 전압 발생 회로는,
상기 전달 메모리 칩에서 출력하는 제 k 제어 신호에 응답하여 상기 제 k 메모리 칩에 제공되는 내부 전압을 제
어하여 출력하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
청구항 3
삭제
청구항 4
제1항에 있어서, 상기 제 k 메모리 칩(k는 1이상 n이하의 자연수)은,
상기 제 1 내지 제 n 제어 신호들 중 상기 제 k 제어 신호를 상기 제 k 메모리 칩의 내부 전압 발생 회로로 전
달하는 먹스(mux)를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
청구항 5
제4항에 있어서, 상기 먹스는,
상기 제 k 메모리 칩의 칩 아이디에 대응하여 상기 제 k 제어 신호를 상기 제 k 메모리 칩의 내부 전압 발생 회
로로 전달하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
청구항 6
제1항에 있어서, 상기 멀티 칩 패키지 메모리는,
상기 제 1 내지 제 n 제어 신호들을 전달하는 적어도 하나의 관통 전극을 더 구비하는 것을 특징으로 하는 멀티
칩 패키지 메모리.
청구항 7
제1항에 있어서, 상기 제 k 메모리 칩(k는 1이상 n이하의 자연수)의 내부 전압 발생 회로는,
상기 내부 전압의 기준이 되는 기준 전압을 발생하는 기준 전압 발생부; 및
상기 기준 전압, 상기 제 k 제어 신호 및 피드백된 상기 내부 전압에 응답하여 상기 내부 전압의 전압 레벨을
조절하는 내부 전압 조절부를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
청구항 8
제7항에 있어서, 상기 기준 전압 발생부는,
전원전압과 접지전압 사이에 연결되는 적어도 하나의 저항; 및
상기 적어도 하나의 저항에 연결되어 상기 적어도 하나의 저항의 단락 여부를 결정하는 적어도 하나의 퓨즈를
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구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
청구항 9
제7항에 있어서, 상기 내부 전압 조절부는,
상기 기준 전압과 상기 피드백된 내부 전압을 비교하여 비교 신호를 출력하는 비교기;
상기 제 k 제어 신호에 응답하여 상기 비교기의 구동 전압을 제어하는 전류 싱크부; 및
상기 비교 신호에 응답하여 상기 내부 전압을 발생하는 내부 전압 발생부를 구비하는 것을 특징으로 하는 멀티
칩 패키지 메모리.
청구항 10
제1항에 있어서, 상기 전달 메모리 칩은,
인쇄 회로 기판위에 적층되고 상기 제 1 내지 제 n 제어 신호를 대응하는 메모리 칩으로 출력하는 인터페이스
칩인 것을 특징으로 하는 멀티 칩 패키지 메모리.
청구항 11
삭제
청구항 12
삭제
청구항 13
삭제
청구항 14
삭제
청구항 15
삭제
청구항 16
삭제
명 세 서
발명의 상세한 설명
기 술 분 야
본 발명은 멀티 칩 패키지 메모리(multi-chip package memory)에 관한 것으로, 특히 적층되는 메모리 칩의 크기[0001]
를 감소시킬 수 있는 멀티 칩 패키지 메모리 및 상기 멀티 칩 패키지 메모리의 내부 전압 제어 방법에 관한 것
이다.
배 경 기 술
최근 전자 휴대기기의 크기가 소형화됨에 따라 전자 휴대기기 내부에 장착되는 반도체 패키지도 점차 소형화 및[0002]
경량화되고 있는 반면, 반도체 패키지에 내장되는 메모리 칩의 용량은 증대되고 있다. 따라서, 기존에는 하나의
기능을 수행하는 메모리 칩이 내장된 싱글 칩 패키지 메모리(single-chip package memory)를 사용하였으나, 최
근에는 두 가지 이상의 다른 기능을 수행하는 복수개의 메모리 칩이 적층된(stacked) 멀티 칩 패키지 메모리
(multi-chip package memory)가 제조되고 있다.
상기 멀티 칩 패키지 메모리에서 메모리 칩을 적층하는 방법으로는 인터페이스 칩(interface chip)과 다수개의[0003]
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메모리 칩을 적층하는 방법 및 메모리 컨트롤러와 다수개의 메모리 칩을 적층하는 방법 등이 있다.
각각의 메모리 칩은 내부 전압 발생 회로를 구비하고 있다. 상기 내부 전압 발생 회로는 외부에서 인가되는 명[0004]
령(command)들에 응답하여 대응하는 메모리 칩에 제공되는 내부 전압을 발생한다. 즉, 상기 각각의 메모리 칩에
내장되어 있는 상기 내부 전압 발생 회로는 상기 인터페이스 칩을 통하여 전달된 명령들에 응답하여 조절된 전
압 레벨을 가지는 내부 전압을 각각의 대응하는 메모리 칩에 제공한다.
발명의 내용
해결 하고자하는 과제
본 발명이 해결하고자 하는 과제는 적층되는 메모리 칩의 크기를 감소시키고 공정을 단순화할 수 있는 멀티 칩[0005]
패키지 메모리(multi-chip package memory)를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 멀티 칩 패키지 메모리의 내부 전압 제어 방법을 제공하는데[0006]
있다.
과제 해결수단
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티 칩 패키지 메모리(multi-chip package memory)는 전[0007]
달 메모리 칩 및 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비할 수 있다. 상기 전달 메모리 칩은 신호들을 전
달하고, 상기 제 1 내지 제 n 메모리 칩은 내부 전압을 발생하여 출력하는 내부 전압 발생 회로를 포함하고 상
기 전달 메모리 칩 위에 적층된다. 상기 전달 메모리 칩은 상기 외부에서 수신되는 신호들에 응답하여 상기 각
각의 내부 전압을 제어하는 제 1 내지 제 n 제어 신호를 대응하는 메모리 칩으로 출력한다.
상기 제 k 메모리 칩(k는 1이상 n이하의 자연수)의 내부 전압 발생 회로는 상기 전달 메모리 칩에서 출력하는[0008]
제 k 제어 신호에 응답하여 상기 제 k 메모리 칩에 제공되는 내부 전압을 제어하여 출력하는 것이 바람직하다.
상기 전달 메모리 칩은 외부에서 수신되는 명령들에 응답하여 상기 제 1 내지 제 n 제어 신호를 출력하는 제 1[0009]
내지 제 n 제어 회로를 구비하는 것이 바람직하다.
상기 제 k 메모리 칩(k는 1이상 n이하의 자연수)은 상기 제 1 내지 제 n 제어 신호들 중 상기 제 k 제어 신호를[0010]
상기 제 k 메모리 칩의 내부 전압 발생 회로로 전달하는 먹스(mux)를 더 구비하는 것이 바람직하다.
상기 먹스는 상기 제 k 메모리 칩의 칩 아이디에 대응하여 상기 제 k 제어 신호를 상기 제 k 메모리 칩의 내부[0011]
전압 발생 회로로 전달하는 것이 바람직하다.
상기 멀티 칩 패키지 메모리는 상기 제 1 내지 제 n 제어 신호들을 전달하는 적어도 하나의 관통 전극을 더 구[0012]
비하는 것이 바람직하다.
상기 제 k 메모리 칩(k는 1이상 n이하의 자연수)의 내부 전압 발생 회로는 상기 내부 전압의 기준이 되는 기준[0013]
전압을 발생하는 기준 전압 발생부 및 상기 기준 전압, 상기 제 k 제어 신호 및 피드백된 상기 내부 전압에 응
답하여 상기 내부 전압의 전압 레벨을 조절하는 내부 전압 조절부를 구비하는 것이 바람직하다.
상기 기준 전압 발생부는 전원전압과 접지전압 사이에 연결되는 복수의 저항들 및 상기 적어도 하나의 저항에[0014]
연결되어 상기 적어도 하나의 저항의 단락 여부를 결정하는 적어도 하나의 퓨즈를 구비하는 것이 바람직하다.
상기 내부 전압 조절부는 상기 기준 전압과 상기 피드백된 내부 전압을 비교하여 비교 신호를 출력하는 비교기,[0015]
상기 제 k 제어 신호에 응답하여 상기 비교기의 구동 전압을 제어하는 전류 싱크부 및 상기 비교 신호에 응답하
여 상기 내부 전압을 발생하는 내부 전압 발생부를 구비하는 것이 바람직하다.
상기 전달 메모리 칩은 인쇄 회로 기판위에 적층되고 상기 제 1 내지 제 n 제어 신호를 대응하는 메모리 칩으로[0016]
출력하는 인터페이스 칩인 것이 바람직하다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 내부 전압 제어 방법은 신[0017]
호들을 전달하는 전달 메모리 칩 및 상기 전달 메모리 칩 위에 적층되는 제 1 내지 제 n 메모리 칩(n은 자연
수)을 구비하는 멀티 칩 패키지 메모리의 내부 전압 제어 방법에 있어서, 외부에서 수신되는 신호들에 응답하여
내부 전압을 제어하는 제 1 내지 제 n 제어 신호를 상기 전달 메모리 칩에서 대응하는 메모리 칩으로 출력하는
단계 및 상기 제 k 제어 신호(k는 1이상 n이하의 자연수)에 응답하여 상기 제 k 메모리 칩에 제공되는 내부 전
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압을 제어하는 단계를 구비한다.
상기 멀티 칩 패키지 메모리의 내부 전압 제어 방법은 상기 제 k 메모리 칩의 칩 아이디에 대응하여 상기 제 k[0018]
제어 신호를 상기 제 k 메모리 칩으로 전달하는 단계를 더 구비하는 것이 바람직하다.
효 과
본 발명에 따른 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리(multi-chip package[0019]
memory)는 적층되는 메모리 칩의 크기를 감소시키고 공정을 단순화할 수 있는 장점이 있다. 즉, 종래 메모리 칩
에 내장되었던 내부 전압 발생 회로의 일 부분을 전달 메모리 칩에 내장함으로서 상기 적층되는 메모리 칩의 크
기를 감소시킬 수 있고, 메모리 칩에서는 메모리용 트랜지스터 공정만을 사용함으로서 공정을 단순화시킬 수 있
다.
발명의 실시를 위한 구체적인 내용
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본[0020]
발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도[0021]
면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리(multi-chip package memory)(100)의 단면도이다.[0022]
상기 멀티 칩 패키지 메모리는 전달 메모리 칩 및 제 1 내지 제 n 메모리 칩을 구비할 수 있다. 이하에서는 편[0023]
의상 전달 메모리 칩, 제 1 메모리 칩 및 제 2 메모리 칩이 적층된 멀티 칩 패키지 메모리에 대하여 설명한다.
다만, 다른 개수의 메모리 칩을 적층하는 경우에도 본 발명과 동일하게 구현함으로서 본 발명과 동일한 효과를
얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 1을 참조하면, 멀티 칩 패키지 메모리(100)는 전달 메모리 칩(ME_T), 제 1 메모리 칩(ME_1) 및 제 2 메모리[0024]
칩(ME_2)을 구비한다. 전달 메모리 칩(ME_T)은 신호들을 전달하는 칩으로서, 외부에서 수신되는 신호들을 제 1
및 제 2 메모리 칩(ME_1, ME_2)으로 전달하거나 제 1 및 제 2 메모리 칩(ME_1, ME_2)의 데이터를 외부로 전달한
다. 전달 메모리 칩(ME_T)은 인쇄 회로 기판(PCB : Printed Circuit Board)위에 적층되어 신호들을 전달하는
인터페이스 칩(interface chip)일 수 있다.
제 1 메모리 칩(ME_1) 및 제 2 메모리 칩(ME_2)은 전달 메모리 칩(ME_T) 위에 적층되어 데이터의 리드 또는 라[0025]
이트 동작 등을 수행한다.
이하에서는 멀티 칩 패키지 메모리(100)의 동작 중 내부 전압의 발생과 관련되는 동작을 위주로 설명한다. [0026]
전달 메모리 칩(ME_T)은 외부에서 신호들을 수신하고, 상기 신호들은 명령(command)들을 포함한다. 이하에서 제[0027]
1 메모리 칩(ME_1)과 관련되는 명령들을 CMD_1이라고 하고, 제 2 메모리 칩(ME_2)과 관련되는 명령들을 CMD_2라
고 한다. 전달 메모리 칩(ME_T)은 제어 회로(110_1, 110_2)를 구비한다. 제어 회로(110_1)는 명령들(CMD_1)에
응답하여 제 1 메모리 칩(ME_1)에 제공되는 제 1 내부 전압을 제어하는 제 1 제어 신호(CON_1)를 출력한다. 또
한, 제어 회로(110_2)는 명령들(CMD_2)에 응답하여 제 2 메모리 칩(ME_2)에 제공되는 제 2 내부 전압을 제어하
는 제 2 제어 신호(CON_2)를 출력한다.
도 1에서는 도시하지 않았으나 각각의 제어 회로(110_1, 110_2)는 커맨드 디코더(command decoder) 및 로직[0028]
(logic)을 구비할 수 있다. 상기 커맨드 디코더는 상기 수신된 명령들(CMD_1, CMD_2)을 디코딩하고, 상기 로직
은 상기 디코딩된 명령들에 응답하여 제 1 제어 신호(CON_1) 또는 제 2 제어 신호(CON_2)를 출력한다. 각각의
제어 회로(110_1, 110_2)의 내부 구성은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이므로 이하
에서 상세한 설명은 생략한다.
제 1 제어 신호(CON_1) 또는 제 2 제어 신호(CON_2)는 관통 전극(TSV)(through hole via, through silicon[0029]
via)을 통하여 제 1 메모리 칩(ME_1) 또는 제 2 메모리 칩(ME_2)으로 전달될 수 있다.
제 1 메모리 칩(ME_1)은 내부 전압 발생 회로(130_1) 및 먹스(MUX_1)를 구비할 수 있다. 먹스(MUX_1)는 제 1[0030]
제어 신호(CON_1) 및 제 2 제어 신호(CON_2) 중 제 1 메모리 칩(ME_1)에 대응하는 제어 신호를 선택한다. 즉,
먹스(MUX_1)는 제 1 메모리 칩(ME_1)과 관련되는 명령들(CMD_1)에 응답하여 출력된 제 1 제어 신호(CON_1)를 제
1 메모리 칩(ME_1)으로 전달한다. 먹스(MUX_1)가 제 1 제어 신호(CON_1) 및 제 2 제어 신호(CON_2) 중 하나를
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선택하는 방법으로는 칩 아이디(CHIP_ID)를 이용하는 방법이 있다. 즉, 먹스(MUX_1)는 제 1 메모리 칩(ME_1)의
칩 아이디(150_1)에 대응하여 제 1 제어 신호(CON_1)를 상기 제 1 메모리 칩(ME_1)의 내부 전압 발생 회로
(130_1)로 전달할 수 있다. 내부 전압 발생 회로(130_1)는 제 1 제어 신호(CON_1)에 응답하여 제 1 메모리 칩
(ME_1)에 제공되는 상기 제 1 내부 전압을 발생하여 출력한다.
제 2 메모리 칩(ME_2)도 제 1 메모리 칩(ME_2)과 유사하게 동작한다. 즉, 제 2 메모리 칩(ME_2)도 내부 전압 발[0031]
생 회로(130_2) 및 먹스(MUX_2)를 구비할 수 있다. 먹스(MUX_2)는 제 1 제어 신호(CON_1) 및 제 2 제어 신호
(CON_2) 중 제 2 메모리 칩(ME_2)에 대응하는 제 2 제어 신호(CON_2)를 선택한다. 제 1 메모리 칩(ME_1)의 먹
스(MUX_1)와 동일하게 제 2 메모리 칩(ME_2)의 먹스(MUX_2)도 칩 아이디(CHIP_ID)를 이용하여 제어 신호를 선택
할 수 있다. 즉, 먹스(MUX_2)는 제 2 메모리 칩(ME_2)의 칩 아이디(150_2)에 대응하여 제 2 제어 신호(CON_2)
를 상기 제 2 메모리 칩(ME_2)의 내부 전압 발생 회로(130_2)로 전달할 수 있다. 내부 전압 발생 회로(130_2)는
제 2 제어 신호(CON_2)에 응답하여 제 2 메모리 칩(ME_2)에 제공되는 상기 제 2 내부 전압을 발생하여
출력한다.
도 2는 도 1의 내부 전압 발생 회로(130_1, 130_2)의 회로도를 포함한 멀티 칩 패키지 메모리(200)의 단면도이[0032]
다.
도 1 및 도 2를 참조하면, 도 1과 동일하게 도 2의 전달 메모리 칩(ME_T)의 제어 회로(110_1)는 제 1 제어 신호[0033]
(CON_1)를 출력하고, 제어 회로(110_2)는 제 2 제어 신호(CON_2)를 출력한다.
제 1 메모리 칩(ME_1)의 내부 전압 발생 회로(130_1)는 기준 전압 발생부(210_1) 및 내부 전압 조절부(250_1)를[0034]
구비할 수 있다. 기준 전압 발생부(210_1)는 내부 전압 발생 회로(130_1)에서 출력하는 제 1 내부 전압
(VINTA_1)의 기준이 되는 제 1 기준 전압(Vref_1)을 발생한다. 기준 전압 발생부(210_1)는 전원 전압(VDD)과 접
지 전압 사이에 연결된 저항들을 이용하여 전압 분배를 하여 제 1 기준 전압(Vref_1)을 발생한다. 즉, 기준 전
압 발생부(210_1)는 복수의 저항 및 적어도 하나의 퓨즈를 구비할 수 있다. 상기 퓨즈는 적어도 하나의 저항에
연결되어 상기 적어도 하나의 저항의 단락 여부를 결정한다. 도 2에서는 편의상 하나의 저항에 연결되는 하나의
퓨즈에 대하여만 도시하였으나, 복수의 퓨즈를 사용하거나 상기 퓨즈가 복수의 저항의 단락 여부를 결정하여도
본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
내부 전압 조절부(250_1)는 제 1 기준 전압(Vref_1), 제 1 제어 신호(CON_1) 및 피드백된 제 1 내부 전압[0035]
(VINTA_1)에 응답하여 제 1 내부 전압(VINTA_1)의 전압 레벨을 조절한다. 내부 전압 조절부(250_1)는 비교기
(COMP_1), 전류 싱크부(253_1) 및 내부 전압 발생부(255_1)를 구비할 수 있다. 비교기(COMP_1)는 제 1 기준 전
압(Vref_1)과 상기 피드백된 제 1 내부 전압(VINTA_1)을 비교하여 비교 신호를 출력한다. 전류 싱크부(253_1)는
제 1 제어 신호(CON_1)에 응답하여 비교기(COMP_1)의 구동 전압을 제어한다. 전류 싱크부(253_1)는 트랜지스터
로 구현될 수 있는데, 제 1 제어 신호(CON_1)의 전압 레벨에 따라 상기 트랜지스터에 흐르는 전류가 변하게 되
어 비교기(COMP_1)의 구동 전압이 제어된다. 즉, 전류 싱크부(253_1)의 동작에 의하여 비교기(COMP_1)의 구동
전압을 제어함으로서 상기 비교 신호의 전압 레벨이 제어된다. 내부 전압 발생부(255_1)는 상기 비교 신호에 응
답하여 제 1 내부 전압(VINTA_1)을 발생하여 출력한다.
제 2 메모리 칩(ME_2)의 내부 전압 발생 회로(130_2)도 제 1 메모리 칩(ME_1)의 내부 전압 발생 회로(130_1)와[0036]
동일하게 기준 전압 발생부(210_2) 및 내부 전압 조절부(250_2)를 구비할 수 있다. 기준 전압 발생부(210_2)는
내부 전압 발생 회로(130_2)에서 출력하는 제 2 내부 전압(VINTA_2)의 기준이 되는 제 2 기준 전압(Vref_2)을
발생한다. 기준 전압 발생부(210_2)는 전원 전압(VDD)과 접지 전압 사이에 연결된 저항들을 이용하여 전압 분배
를 하여 제 2 기준 전압(Vref_2)을 발생한다. 즉, 기준 전압 발생부(210_2)도 기준 전압 발생부(210_1)와 동일
하게 복수의 저항 및 적어도 하나의 퓨즈를 구비할 수 있다.
내부 전압 조절부(250_2)는 제 2 기준 전압(Vref_2), 제 2 제어 신호(CON_2) 및 피드백된 제 2 내부 전압[0037]
(VINTA_2)에 응답하여 제 2 내부 전압(VINTA_2)의 전압 레벨을 조절한다. 내부 전압 조절부(250_2)도 내부 전압
조절부(250_1)와 동일하게 비교기(COMP_2), 전류 싱크부(253_2) 및 내부 전압 발생부(255_2)를 구비할 수 있다.
비교기(COMP_2)는 제 2 기준 전압(Vref_2)과 상기 피드백된 제 2 내부 전압(VINTA_2)을 비교하여 비교 신호를
출력한다. 전류 싱크부(253_2)는 제 2 제어 신호(CON_2)에 응답하여 비교기(COMP_2)의 구동 전압을 제어한다.
전류 싱크부(253_1)와 동일하게 동작하는 전류 싱크부(253_2)의 동작에 의하여 비교기(COMP_2)의 구동 전압을
제어함으로서 상기 비교 신호의 전압 레벨이 제어된다. 내부 전압 발생부(255_2)는 상기 비교 신호에 응답하여
제 2 내부 전압(VINTA_2)을 발생하여 출력한다.
등록특허 10-1416315
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도 2는 내부 전압 발생 회로(130_1, 130_2)에서 내부 전압을 제어하는 일 실시예를 도시한 것이고, 내부 전압[0038]
발생 회로(130_1, 130_2)가 다른 방법에 의하여 내부 전압을 발생하여도 전달 메모리 칩(ME_T)에서 생성된 제어
신호(CON_1, CON_2)에 응답하여 상기 내부 전압을 발생하는 경우 본 발명의 권리범위에 포함됨은 당해 기술분야
에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 3은 도 1의 멀티 칩 패키지 메모리(100)의 내부 전압 제어 방법의 흐름도이다.[0039]
도 1 내지 도 3을 참조하면, 전달 메모리 칩(ME_T)은 수신되는 신호들(CMD_1, CMD_2)에 응답하여 제 1 제어 신[0040]
호(CON_1) 및 제 2 제어 신호(CON_2)를 출력한다(S310 단계). 제 1 메모리 칩(ME_1)의 먹스(MUX_1)는 제 1 제
어 신호(CON_1)를 선택하여 내부 전압 발생 회로(130_1)로 출력하고, 제 2 메모리 칩(ME_2)의 먹스(MUX_2)는 제
2 제어 신호(CON_2)를 선택하여 내부 전압 발생 회로(130_2)로 출력한다(S320 단계). 내부 전압 발생 회로
(130_1)는 제 1 제어 신호(CON_1)에 응답하여 제 1 메모리 칩(ME_1)에 제공되는 제 1 내부 전압(VINTA_1)을 제
어하고, 내부 전압 발생 회로(130_2)는 제 2 제어 신호(CON_2)에 응답하여 제 2 메모리 칩(ME_2)에 제공되는 제
2 내부 전압(VINTA_2)을 제어한다(S330 단계). 보다 구체적으로, 내부 전압 발생 회로(130_1)는 제 1 메모리 칩
(ME_1)의 제 1 내부 전압(VINTA_1)의 기준이 되는 제 1 기준 전압(Vref_1)을 발생한 후, 제 1 기준 전압
(Vref_1), 제 1 제어 신호(CON_1) 및 피드백된 제 1 내부 전압(VINTA_1)에 응답하여 제 1 내부 전압(VINTA_1)
의 전압 레벨을 조절할 수 있다. 또한, 내부 전압 발생 회로(130_2)는 제 2 메모리 칩(ME_2)의 제 2 내부 전압
(VINTA_2)의 기준이 되는 제 2 기준 전압(Vref_2)을 발생한 후, 제 2 기준 전압(Vref_2), 제 2 제어 신호
(CON_2) 및 피드백된 제 2 내부 전압(VINTA_2)에 응답하여 제 2 내부 전압(VINTA_2)의 전압 레벨을 조절할 수
있다.
도 1 내지 도 3에서는 전달 메모리 칩(ME_T) 위에 두 개의 메모리 칩(ME_1, ME_2)이 적층되는 경우에 대하여 설[0041]
명하였다. 그러나, 앞서 언급한 바와 같이 상기 전달 메모리 칩 위에 n(n은 자연수)개의 메모리 칩을 적층하는
경우에도, 상기 전달 메모리 칩(ME_T)에서 n개의 제어 신호를 발생하여 출력한다면 본 발명과 동일한 효과를 얻
을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단[0042]
지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제
한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형
및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된
특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도면의 간단한 설명
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.[0043]
도 1은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리(multi-chip package memory)의 단면도이다.[0044]
도 2는 도 1의 내부 전압 발생 회로의 회로도를 포함한 멀티 칩 패키지 메모리의 단면도이다.[0045]
도 3은 도 1의 멀티 칩 패키지 메모리의 내부 전압 제어 방법의 흐름도이다.[0046]
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도면
도면1
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도면2
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도면3
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