SOI 기판의 제조 방법 및 반도체 장치의 제조 방법(Manufacturing method of SOI substrate and manufacturing method of semiconductor device)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2015년01월14일
(11) 등록번호 10-1481974
(24) 등록일자 2015년01월07일
(51) 국제특허분류(Int. Cl.)
H01L 21/20 (2006.01)
(21) 출원번호 10-2008-0064209
(22) 출원일자 2008년07월03일
심사청구일자 2013년05월08일
(65) 공개번호 10-2009-0004704
(43) 공개일자 2009년01월12일
(30) 우선권주장
JP-P-2007-00175757 2007년07월04일 일본(JP)
(56) 선행기술조사문헌
JP2005203596 A*
KR1020040081024 A*
KR1020060033917 A*
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
가부시키가이샤 한도오따이 에네루기 켄큐쇼
일본국 가나가와켄 아쓰기시 하세 398
(72) 발명자
아키히사 시모무라
일본, 243-0036, 카나가와-켄, 아츠기-시, 하세,
398,가부시키가이샤 한도오따이 에네루기 켄쿠쇼
내
히데토 오누마
일본, 243-0036, 카나가와-켄, 아츠기-시, 하세,
398,가부시키가이샤 한도오따이 에네루기 켄쿠쇼
내
(뒷면에 계속)
(74) 대리인
장훈
전체 청구항 수 : 총 21 항 심사관 : 강병섭
(54) 발명의 명칭 ＳＯＩ 기판의 제조 방법 및 반도체 장치의 제조 방법
(57) 요 약
유리 기판 등 내열 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 단결정 반도체층을 구비한 SOI 기
판의 제조 방법을 제공하는 것을 목적의 하나로 한다. 또한, 그와 같은 SOI 기판을 사용한 고성능의 반도체 장
치를 제작하는 것을 목적의 하나로 한다.
반도체 기판으로부터 분리되어, 절연 표면을 갖는 지지 기판에 접합된 반도체층에, 파장 365nm 이상 700nm 이하
의 광을 사용하여 반도체층에 광 조사를 하고, 또한, 광을 조사하는 반도체층의 막 두께 d(nm)가, 광의 파장을
λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수(m=1,2,3,4···), 0≤α≤10으로 하면, d=λ/2n×m±α
(nm)를 만족시키도록 한다. 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 광을, 반도체층의 광 흡수
율이 큰 최적의 조건으로 반도체층에 조사할 수 있다.
대 표 도 - 도1
등록특허 10-1481974
- 1 -
(72) 발명자
테츠야 카케하타
일본, 243-0036, 카나가와-켄, 아츠기-시, 하세,
398,가부시키가이샤 한도오따이 에네루기 켄쿠쇼
내
케니치로 마키노
일본, 243-0036, 카나가와-켄, 아츠기-시, 하세,
398,가부시키가이샤 한도오따이 에네루기 켄쿠쇼
내
등록특허 10-1481974
- 2 -
특허청구의 범위
청구항 1
SOI 기판을 제조하는 방법에 있어서,
단결정 반도체 기판으로부터 반도체층을 분리함으로써 지지 기판 위에 상기 반도체층을 형성하는 단계;
상기 반도체층의 표면에 에칭 처리를 수행하여 상기 반도체층의 막 두께 d가 형성되는 단계; 및
상기 에칭 처리 단계 후 상기 반도체층 측으로부터 365nm 이상 700nm 이하의 파장을 갖는 광으로 상기 반도체
층을 조사하는 단계를 포함하고,
상기 광으로 조사된 상기 반도체층의 상기 막 두께 d는 d=λ/2n×m±α(nm)를 만족시키며,
여기서, λ(nm)는 상기 광의 파장이고, n은 상기 반도체층의 굴절율이며, m은 1 이상의 자연수이고, α는 0≤
α≤10을 만족시키는 매개변수인, SOI 기판 제조 방법.
청구항 2
SOI 기판을 제조하는 방법에 있어서,
단결정 반도체 기판으로부터 반도체층을 분리함으로써 지지 기판 위에 상기 반도체층을 형성하는 단계;
상기 반도체층의 표면에 에칭 처리를 수행하는 단계;
상기 에칭 처리 단계 후 상기 반도체층 측으로부터 365nm 이상 700nm 이하의 파장을 갖는 광으로 상기 반도체
층을 조사하는 단계; 및
d=λ/2n×m±α(nm)를 만족시키도록 상기 광으로 조사된 상기 반도체층의 막 두께 d를 제어하는 단계를 포함하
고,
여기서, λ(nm)는 상기 광의 파장이고, n은 상기 반도체층의 굴절율이며, m은 1 이상의 자연수이고, α는 0≤
α≤10을 만족시키는 매개변수인, SOI 기판 제조 방법.
청구항 3
제 1 항 또는 제 2 항에 있어서,
상기 광은 레이저광인, SOI 기판 제조 방법.
청구항 4
제 1 항 또는 제 2 항에 있어서,
상기 반도체층의 적어도 일부는 상기 광으로 상기 반도체층을 조사함으로써 용융되는, SOI 기판 제조 방법.
청구항 5
제 1 항 또는 제 2 항에 있어서,
상기 광으로 상기 반도체층을 조사하는 단계는 산소가 10% 이상으로 포함되는 분위기에서 수행되는, SOI 기판
제조 방법.
청구항 6
제 1 항 또는 제 2 항에 있어서,
상기 광으로 상기 반도체층을 조사하는 단계는 산소가 10ppm 이하로 포함되는 분위기에서 수행되는, SOI 기판
제조 방법.
청구항 7
제 1 항 또는 제 2 항에 있어서,
등록특허 10-1481974
- 3 -
상기 단결정 반도체 기판의 하나의 면으로부터 원하는 깊이에 취화층을 형성하기 위해 상기 단결정 반도체 기
판의 하나의 면에 이온 조사를 수행하는 단계;
상기 단결정 반도체 기판의 하나의 면 위 또는 상기 지지 기판 위의 어느 한 쪽에 절연층을 형성하는 단계; 및
상기 단결정 반도체 기판 및 상기 지지 기판을, 사이에 상기 절연층을 개재하여 중첩시켜, 상기 취화층에서 상
기 단결정 반도체 기판을 분리하기 위한 열 처리를 수행하고, 그에 의해 상기 지지 기판 위에 상기 반도체층을
형성하는 단계를 더 포함하는, SOI 기판 제조 방법.
청구항 8
제 7 항에 있어서,
상기 광으로 조사된 상기 반도체층의 상기 막 두께 d는 상기 취화층이 형성되는 상기 단결정 반도체 기판의 하
나의 면으로부터 상기 원하는 깊이의 제어에 의해 결정되는, SOI 기판 제조 방법.
청구항 9
제 7 항에 있어서,
상기 단결정 반도체 기판의 하나의 면 위에 보호층을 형성하는 단계를 더 포함하고, 상기 이온 조사는 상기 단
결정 반도체 기판의 하나의 면으로부터 상기 원하는 깊이에 상기 취화층을 형성하기 위해 상기 보호층을 통해
상기 단결정 반도체 기판에 수행되는, SOI 기판 제조 방법.
청구항 10
제 9 항에 있어서,
상기 보호층은 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 또는 산화질화실리콘층으로부터 선택된 1층 또
는 복수의 상기 층의 적층 구조로 형성되는, SOI 기판 제조 방법.
청구항 11
제 1 항 또는 제 2 항에 있어서,
상기 단결정 반도체 기판의 하나의 면으로부터 원하는 깊이에 취화층을 형성하기 위해 상기 단결정 반도체 기
판의 하나의 면 위에 형성되는 절연층을 통해 상기 단결정 반도체 기판에 이온 조사를 수행하는 단계; 및
상기 단결정 반도체 기판 및 상기 지지 기판을, 사이에 상기 절연층을 개재하여 중첩시켜, 상기 취화층에서 상
기 단결정 반도체 기판을 분리하기 위한 열 처리를 수행하고, 그에 의해 상기 지지 기판 위에 상기 반도체층을
형성하는 단계를 더 포함하는, SOI 기판 제조 방법.
청구항 12
제 11 항에 있어서,
상기 단결정 반도체 기판의 하나의 면 위에 보호층을 형성하는 단계를 더 포함하고, 상기 절연층은 상기 보호층
위에 형성되는, SOI 기판 제조 방법.
청구항 13
제 12 항에 있어서,
상기 보호층은 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 또는 산화질화실리콘층으로부터 선택된 1층 또
는 복수의 상기 층의 적층 구조로 형성되는, SOI 기판 제조 방법.
청구항 14
제 2 항에 있어서,
상기 광으로 조사된 상기 반도체층의 상기 막 두께 d를 제어하는 단계는 상기 반도체층의 표면에 에칭 처리를
수행함으로써 수행되는, SOI 기판 제조 방법.
등록특허 10-1481974
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청구항 15
제 2 항에 있어서,
상기 광으로 조사된 상기 반도체층의 상기 막 두께 d를 제어하는 단계는 상기 반도체층의 표면에 연마 처리를
수행함으로써 수행되는, SOI 기판 제조 방법.
청구항 16
제 15 항에 있어서,
상기 연마 처리는 화학적 기계 연마법에 의해 수행되는, SOI 기판 제조 방법.
청구항 17
반도체 장치를 제조하는 방법에 있어서,
단결정 반도체 기판으로부터 반도체층을 분리함으로써 지지 기판 위에 상기 반도체층을 형성하는 단계;
상기 반도체층의 표면에 에칭 처리를 수행하여 상기 반도체층의 막 두께 d가 형성되는 단계;
상기 에칭 처리 후 상기 반도체층 측으로부터 365nm 이상 700nm 이하의 파장을 갖는 광으로 상기 반도체층을
조사하는 단계; 및
상기 반도체층을 이용하여 반도체 소자를 형성하는 단계를 포함하고,
상기 광으로 조사된 상기 반도체층의 상기 막 두께 d는 d=λ/2n×m±α(nm)를 만족시키고,
여기서, λ(nm)는 상기 광의 파장이고, n은 상기 반도체층의 굴절율이며, m은 1 이상의 자연수이고, α는 0≤α
≤10을 만족시키는 매개변수인, 반도체 장치 제조 방법.
청구항 18
반도체 장치를 제조하는 방법에 있어서,
단결정 반도체 기판으로부터 반도체층을 분리함으로써 지지 기판 위에 상기 반도체층을 형성하는 단계;
상기 반도체층의 표면에 에칭 처리를 수행하는 단계;
상기 에칭 처리 후 상기 반도체층 측으로부터 365nm 이상 700nm 이하의 파장을 갖는 광으로 상기 반도체층을
조사하는 단계;
d=λ/2n×m±α(nm)를 만족시키도록 상기 광으로 조사된 상기 반도체층의 막 두께 d를 제어하는 단계; 및
상기 반도체층을 이용하여 반도체 소자를 형성하는 단계를 포함하고,
여기서, λ(nm)는 상기 광의 파장이고, n은 상기 반도체층의 굴절율이며, m은 1 이상의 자연수이고, α는 0≤
α≤10을 만족시키는 매개변수인, 반도체 장치 제조 방법.
청구항 19
제 17 항 또는 제 18 항에 있어서,
상기 반도체 소자에 전기적으로 접속되는 표시 소자를 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
청구항 20
제 19 항에 있어서,
상기 표시 소자는 액정 표시 소자인, 반도체 장치 제조 방법.
청구항 21
제 19 항에 있어서,
상기 표시 소자는 발광 소자인, 반도체 장치 제조 방법.
등록특허 10-1481974
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청구항 22
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청구항 23
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청구항 24
삭제
청구항 25
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청구항 26
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청구항 27
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청구항 28
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청구항 29
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청구항 30
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청구항 31
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청구항 32
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청구항 33
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청구항 34
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청구항 35
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명 세 서
발명의 상세한 설명
기 술 분 야
본 발명은 절연 표면에 반도체층이 형성된 소위 SOI(Silicon on Insulator) 구조를 갖는 SOI 기판의 제조 방법[0001]
등록특허 10-1481974
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및 SOI 구조를 갖는 반도체 장치의 제작 방법에 관한 것이다.
배 경 기 술
단결정 반도체의 잉곳을 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층[0002]
을 형성한 실리콘 온 인슐레이터(이하, 「SOI」라고도 함)라고 불리는 반도체 기판을 사용한 집적 회로가 개발
되어 있다. SOI 기판을 사용한 집적 회로는 트랜지스터의 드레인과 기판간에서의 기생 용량을 저감하여, 집적
회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제조하는 방법으로서는 수소 이온 주입 박리법이 알려져 있다(예를 들면, 특허문헌 1 참조). 수소[0003]
이온 주입 박리법은 실리콘 웨이퍼에 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 미소 기포층을 형
성하고, 상기 미소 기포층을 벽개면(勢開面)으로 하는 것으로, 다른 실리콘 웨이퍼에 얇은 실리콘층을
접합한다. 또 실리콘층을 박리하는 열 처리를 하는 것에 덧붙여, 산화성 분위기하에서의 열 처리에 의해 실리
콘층에 산화막을 형성한 후에 상기 산화막을 제거하고, 다음에 1000℃부터 1300℃에서 열 처리를 하여 접합 강
도를 높일 필요가 있다고 한다.
한편, 고내열성 유리 등의 절연 기판에 실리콘층을 형성한 반도체 장치가 개시되어 있다(예를 들면, 특허문헌 2[0004]
참조). 이 반도체 장치는 변형점이 750℃ 이상의 결정화 유리의 전면을 절연성 실리콘막으로 보호하고, 수소
이온 주입 박리법에 의해 얻을 수 있는 실리콘층을 상기 절연성 실리콘막상에 고착하는 구성을 갖고 있다.
[특허문헌 1] 일본 공개특허공보 2000-124092호[0005]
[특허문헌 2] 일본 공개특허공보 제(평11)-163363호[0006]
발명의 내용
해결 하고자하는 과제
취화층을 형성하기 위해서 행하는 이온 주입 공정에서, 실리콘층은 주입되는 이온에 의해 데미지를 받는다. 상[0007]
기 실리콘층과 지지 기판의 접합 강도를 높이는 열 처리에 있어서, 이온 주입 공정에 의한 실리콘층에 대한 데
미지의 회복도 행하고 있다.
그러나, 지지 기판에 유리 기판 등 내열 온도가 낮은 기판을 사용하는 경우, 1000℃ 이상의 열 처리를 할 수 없[0008]
고, 상기 이온 주입 공정에 의한 실리콘층의 데미지에 대하여 충분히 회복할 수 없었다.
이러한 문제점을 감안하여, 유리 기판 등 내열 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 반도[0009]
체층을 구비한 SOI 기판의 제조 방법을 제공하는 것을 목적의 하나로 한다. 또한, 그와 같은 SOI 기판을 사용한
신뢰성이 높은 반도체 장치를 제작하는 것을 목적의 하나로 한다.
과제 해결수단
SOI 기판의 제작에 있어서, 반도체 기판으로부터 분리되어, 절연 표면을 갖는 지지 기판에 접합된 반도체층의[0010]
결정성을 회복시키기 위해서 광의 조사를 한다.
광의 조사에 의해 반도체층의 적어도 일부의 영역을 용융시켜, 반도체층 중의 결정 결함을 저감시킬 수 있다.[0011]
광의 조사 처리를 사용하기 때문에, 지지 기판의 온도 상승이 억제되어, 유리 기판과 같은 내열 온도가 낮은 기
판을 지지 기판에 사용하는 것이 가능하게 된다.
본 발명에서는, 반도체층에 대한 광조사 처리를, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 파장[0012]
365nm 이상 700nm 이하의 광을 사용하여 행한다. 365nm 이상 700nm 이하의 소위 가시광 영역의 광은 자외광을
발진하는 엑시머 레이저 등과 비교하여 생산성이 우수한 고체 레이저 발진기로부터 발진되는 레이저광을 사용할
수 있다.
그러나, 상기와 같은 365nm 이상 700nm 이하의 소위 가시광 영역의 광은 박막 간섭 효과가 현저히 나타난다. 도[0013]
24a에 반도체층으로서 사용하는 단결정 실리콘의 굴절율의 파장 분산 데이터, 도 24b에 단결정 실리콘의 소쇠
계수의 파장 분산 데이터를 도시한다. 도 24b에 도시하는 바와 같이, 파장 약 365nm보다 높은 파장의 광이
되면, 단결정 실리콘의 소쇠 계수가 급격히 감소하여, 파장 350nm 이하와 같은 단파장과 비교하여, 대단히 작은
것을 알 수 있다.
등록특허 10-1481974
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본 출원인은 상기 박막 간섭 효과를 막 두께가 다른 단결정 실리콘층에 라만 분광 측정을 한 결과로부터 발견하[0014]
였다. 도 21a에, 단결정 실리콘층의 막 두께에 대한 라만 시프트(Raman Shift)의 변화, 도 21b에 라만 산란 강
도(Raman Intensity)의 변화를 도시한다. 막 두께는, 반도체 기판에 이온을 조사할 때의 가속 전압과 도 22에
도시하는 바와 같이 선형 관계에 있고, 도 21a, 21b의 단결정 실리콘층의 막 두께는 이온을 조사할 때의 가속
전압으로부터 산출하였다. 또, 도 21a, 21b에 도시하는 10개의 단결정 실리콘층의 시료는, 단결정 실리콘 기판
상에 산화질화실리콘막(막 두께 100nm)과, 질화산화실리콘막(막 두께 50nm)을 형성하여, 수소 이온을 조사하여
취화층을 형성한 후에, 접합면을 갖는 절연층으로서 산화실리콘막을 사용하여 지지 기판인 유리 기판에 단결정
실리콘 기판을 접합하고, 단결정 실리콘 기판으로부터 박리하여 형성하였다. 이온의 조사는 수소를 사용하여
이온 도핑장치에 의해 행하고, 도 21a, 21b에 있어서 수소 이온의 도즈량이 1.8×10
16
ions/㎠의 6개의 시료를 ×
표시의 도트, 수소 이온의 도즈량이 2×10
16
ions/㎠의 4개의 시료를 ○표시의 도트로 도시한다.
도 21a, 21b로부터, 라만 산란 강도는 단결정 실리콘층이 약 60nm와 약 120nm에서 다른 막 두께의 단결정 실리[0015]
콘층의 4배 내지 8배가 되고, 라만 시프트는 다른 막 두께의 단결정 실리콘층과 비교하여 1.0cm
-1
내지 1.5cm
-1
작아져 있다. 이것은 라만 분광 측정에 사용되는 입사광이 YAG 레이저 제 2 고조파이고, 그 파장이 532nm이기
때문에, 단결정 실리콘층 내에서 공명하였기 때문에 라만 산란 강도를 높게 얻을 수 있고, 공명에 의해 단결정
실리콘층이 국소적으로 온도 상승하여 라만 시프트가 작아졌기 때문이다.
이상의 실험 결과로부터, 단결정 실리콘층에 있어서, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는[0016]
파장 365nm 이상 700nm 이하의 광은 박막 간섭 효과가 크고, 그 광 조사 처리 효율은 단결정 실리콘층의 막 두
께에 의존하는 것을 알았다.
또, 파장 365nm 이상 700nm 이하의 광에 대한 단결정 실리콘층의 광 흡수율의 막 두께 의존에 관해서, 광학 계[0017]
산을 하였다. 광학 계산은 단결정 실리콘층을 형성한 지지 기판(합성 석영 기판, 두께 1.1mm)에, 파장 308nm,
파장 532nm의 광을 수직 입사한 경우의 흡수율을 프리넬 계수법에 의해 계산하였다. 파장 308nm, 파장 532nm에
서의 단결정 실리콘층 및 합성 석영 기판의 굴절율 n 및 소쇠 계수 k를 표 1에 나타낸다.
표 1
샘플[0018] 308nm 파장 532nm 파장
굴절율:n 소쇠 계수:k 굴절율:n 소쇠 계수:k
실리콘층 5.02 3.68 4.16 0.044
석영 기판 1.48 0 1.46 0
단결정 실리콘층의 막 두께와 흡수율의 광학 계산 결과를 도 23에 도시한다. 도 23에 있어서, 광의 파장이 파[0019]
장 308nm인 결과가 가는 점선으로 도시되어 있고, 파장이 532nm인 결과가 굵은 실선으로 도시되어 있다. 또 파
장 532nm의 광은 Nd:YAG 레이저의 제 2 고조파이다.
도 23에 도시하는 바와 같이, 파장 308nm의 광에 대한 단결정 실리콘층의 광 흡수율은 단결정 실리콘층의 막 두[0020]
께가 30nm 이상으로 거의 일정해진다. 한편, 파장 532nm의 광에 대한 단결정 실리콘층의 광 흡수율은 단결정
실리콘층의 막 두께에 대하여 주기적으로 극대치를 가지는 것을 알 수 있다. 극대치를 나타내는 단결정 실리콘
막의 막 두께 d(nm)는 광의 파장을 λ(nm), 단결정 실리콘층의 굴절율을 n으로 하면, λ/2n의 정수배가 된다.
하지막의 유무나 구조, 단결정 실리콘층의 소쇠 계수의 영향에 의한 위상의 어긋남 등의 영향도 고려하여, 보정
치 α로 하면, 광 흡수율의 극대치를 취하는 단결정 실리콘층의 막 두께 d(nm)는 d=λ/2n×m α(m=1,2,3,4··
·)로 나타낼 수 있다. 또, m은 1이상의 자연수이다. 상기 파장 365nm 이상 700nm 이하의 광에 대하여 흡수율
이 작은 단결정 실리콘 등의 단결정 반도체층이어도 효율 좋게 광 조사에 의한 가열 처리를 할 수 있다.
이상으로부터, 본 발명에서는 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 파장 365nm 이상 700nm[0021]
이하의 광을 사용하여 반도체층에 광 조사를 하고, 또한, 광을 조사하는 반도체층의 막 두께 d(nm)가, 광의 파
장을 λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수(m=1,2,3,4···), 0≤α≤10으로 하면, d=λ/2n×m
±α를 만족시키도록 한다. 본 발명을 사용하면, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 광
을, 반도체층의 광 흡수율이 큰 최적의 조건으로 반도체층에 조사할 수 있다. 따라서, 반도체층에 대한 이온
조사 공정에 의한 데미지를 충분히 회복시킬 수 있고, 결정 결함이 저감된 반도체층을 갖는 SOI 기판을 제작할
수 있다.
등록특허 10-1481974
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광을 조사하는 지지 기판상에 형성된 반도체층의 막 두께는 반도체 기판에 취화층을 형성하는 깊이를 λ/2n×m[0022]
±α(m=1,2,3,4···, 0≤α≤10(nm))를 만족시키도록 함으로써 제어할 수 있다. 취화층이 이온의 조사에 의
해서 형성되기 때문에, 이온 조사시의 가속 전압 등의 조사 조건에 의해서 제어하면 좋다.
또한, 반도체층을 지지 기판상에 전치한 후, H SIG처리나 연마 처리를 하여, 반도체층의 막 두께 d가 λ/2n×m[0023]
±α(m=1,2,3,4···, 0≤α≤10(nm))를 만족하도록 하여도 좋다. 에칭 처리나 연마 처리를 하면, 결정 결함
이 많은 반도체층 표면을 제거할 수 있고, 광 조사 후의 반도체층 중의 결정 결함을 더욱 저감할 수 있다. 또
연마 처리는 반도체층의 평탄화를 할 수 있기 때문에, 광의 조사 공정에서 반도체층의 열 용량을 균일화할 수
있고, 균일한 가열 냉각 과정, 또는 용융 및 응고 과정을 거침으로써, 같은 결정을 형성할 수 있다고 하는 효과
가 있다.
또한, 상기 광 조사를 한 후에 반도체층에 연마 처리를 하여도 좋다. 광 조사 후에 연마 처리를 함으로써, 광[0024]
조사에 의해 생길 수 있는 반도체층 표면의 요철도 저감할 수 있고, 더욱 평탄성이 높은 반도체층을 얻을 수 있
다.
연마 처리로서는 화학적 기계 연마(Chemical Mechanical Polishing:CMP)법이나 액체 제트 연마법을 이용할 수[0025]
있다.
광은 파장 365nm 이상 700nm 이하(또 바람직하게는 365nm 이상 550nm 이하)의 광이면 좋다. 적합하게는 레이저[0026]
광을 사용할 수 있다.
레이저광을 발진하는 레이저는 연속 발진 레이저, 유사 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있[0027]
다. 반도체층을 부분 용융시키기 위해서 펄스 발진 레이저가 바람직하다. 예를 들면, Ar 레이저, Kr 레이저
등의 기체 레이저가 있다. 그 외에, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저,
GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, Y2O3 레이저 등이 있다.
YAG 레이저 등의 고체 레이저로는 연속 발진 레이저로도, 유사 연속 발진 레이저로도, 펄스 발진 레이저로도 되
는 경우가 있다. 또, 고체 레이저에 있어서는 기본파의 제 2 고조파 내지 제 3 고조파를 적용하는 것이 바람직
하다. 또한, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저도 사용할 수 있다. 고체 레이저는 생산성이 우
수하고 있고, 발진 출력이 안정, 메인터넌스 빈도가 적고, 운용비용이 낮다고 하는 메리트가 있다.
지지 기판에, 반도체층을 접합할 때, 접합을 형성하는 면의 한쪽 또는 양쪽에, 접합면을 갖는 절연층으로서 바[0028]
람직하게는 유기실란을 원재료로서 성막한 산화실리콘막을 사용한다. 유기실란가스로서는 규산에틸(TEOS:화학
식 Si(OC2H54)), 트리메틸실란(TMS:화학식(CH3)3SiH), 테트라메틸실란(화학식 Si(CH34)), 테트라메틸시클로테트라
실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트
리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물이 적용된다. 즉, 지지 기판에 반도체층을 접합
하는 구조에 있어서, 평활면을 갖고 친수성 표면을 형성하는 층을 접합면으로서 형성한다.
또, 본 명세서에서의 화학기상성장(CVD; Chemical Vapor Deposition)법은 플라즈마 CVD법, 열 CVD법, 광 CVD법[0029]
을 범주에 포함하는 것으로 한다.
또한, 절연층이 되는 산화실리콘막은 모노실란, 디실란, 또는 트리실란을 원료 가스에 사용하여 화학기상성장법[0030]
에 의해 형성할 수도 있다. 또한, 절연층이 되는 산화실리콘막은 열산화막이어도 좋고, 염소를 포함하고 있으
면 적합하다.
지지 기판에 접합되는 반도체층은 반도체 기판에 형성된 취화층으로 분리하여 박리함으로써 얻어진다. 취화층[0031]
은 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온을 조사하는 것으로 형성할 수 있다. 이 경우, 1 또는 복수
의 동일한 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 수소 이온을 조사하는 경우에는 H

, H2

,
H3

이온을 포함시키는 동시에, H3

이온의 비율을 높여 두는 것이 바람직하다.
지지 기판에는 불순물 원소의 확산을 방지하는 질화실리콘막 또는 질화산화실리콘막을 블로킹층(배리어층이라고[0032]
도 함)으로서 형성하여도 좋다. 또 응력을 완화하는 작용이 있는 절연막으로서 산화질화실리콘막을 조합하여도
좋다.
또, 산화질화실리콘막은 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 러더퍼드 후방 산란법[0033]
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(RBS:Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS:Hydroge Forward Scattering)을 사용
하여 측정한 경우에, 농도범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, Si가 25 내지 35원자%,
수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘막은 그 조성으로서, 산소보다
도 질소의 함유량이 많은 것으로, RBS 및 HFS를 사용하여 측정한 경우에, 농도범위로서 산소가 5 내지 30원자%,
질소가 20 내지 55원자%, Si가-25 내지 35원자%, 수소가 10 내지 30원자%의 범위로 포함되는 것을 설명한다.
단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, Si 및
수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
또한, 반도체 기판과 접합면을 갖는 절연층의 사이에, 보호층을 형성하여도 좋다. 보호층은 질화실리콘층, 산[0034]
화실리콘층, 질화산화실리콘층, 또는 산화질화실리콘층으로부터 선택된 1층 또는 복수의 층에 의한 적층 구조에
의해 형성할 수 있다. 이들의 층은 반도체 기판에 취화층이 형성되기 전에 반도체 기판상에 형성할 수 있다.
또한, 반도체 기판에 취화층을 형성한 후에 반도체 기판상에 형성하여도 좋다.
본 발명의 SOI 기판의 제조 방법의 1형태는 단결정 반도체 기판의 하나의 면으로부터 이온을 조사하여, 단결정[0035]
반도체 기판의 하나의 면으로부터 일정한 깊이에 취화층을 형성하고, 단결정 반도체 기판의 하나의 면 위, 또는
지지 기판상의 어느 한쪽에 절연층을 형성하고, 단결정 반도체 기판과 지지 기판을 절연층을 사이에 두고 겹친
상태로, 취화층에 균열을 발생시키고, 단결정 반도체 기판을 취화층으로 분리하는 열 처리를 하여, 단결정 반도
체 기판으로부터 반도체층을 지지 기판상에 형성하고, 반도체층에, 반도체층 측으로부터 파장 λ365nm 이상
700nm 이하의 광을 조사하여, 광의 파장을 λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수, O≤α≤10으로
하면, 광을 조사하는 반도체층의 막 두께 d는 d=λ/2n×m±α(nm)를 만족시킨다.
본 발명의 SOI 기판의 제조 방법의 1형태는 단결정 반도체 기판의 하나의 면 위에 절연층을 형성하고, 단결정[0036]
반도체 기판에, 단결정 반도체 기판의 하나의 면 위에 형성된 절연층을 통해서 이온을 조사하여, 단결정 반도체
기판의 하나의 면으로부터 일정한 깊이에 취화층을 형성하고, 단결정 반도체 기판과 지지 기판을 절연층을 사이
에 두고 겹친 상태로, 취화층에 균열을 발생시키고, 단결정 반도체 기판을 취화층으로 분리하는 열 처리를
하여, 단결정 반도체 기판으로부터 반도체층을 지지 기판상에 형성하고, 반도체층에, 반도체층 측으로부터 파장
λ365nm 이상 700nm 이하의 광을 조사하여, 광의 파장을 λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수,
O≤α≤10으로 하면, 광을 조사하는 반도체층의 막 두께 d는 d=λ/2n×m±α(nm)를 만족시킨다.
본 발명의 SOI 기판의 제조 방법의 1형태는 단결정 반도체 기판의 하나의 면으로부터 이온을 조사하고, 단결정[0037]
반도체 기판의 하나의 면으로부터 일정한 깊이에 취화층을 형성하고, 단결정 반도체 기판의 하나의 면 위, 또는
지지 기판상의 어느 한쪽에 절연층을 형성하고, 단결정 반도체 기판과 지지 기판을, 절연층을 사이에 두고 겹친
상태로, 취화층에 균열을 발생시키고, 단결정 반도체 기판을 취화층으로 분리하는 열 처리를 하여, 단결정 반도
체 기판으로부터 반도체층을 지지 기판상에 형성하고, 반도체층 표면에 에칭 처리를 하고, 에칭 처리를 한 반도
체층에, 에칭 처리를 한 반도체층측으로부터 파장 λ365nm 이상 700nm 이하의 광을 조사하여, 광의 파장을 λ
(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수, O≤α≤10으로 하면, 광을 조사하는 반도체층의 막 두께 d
는 d=λ/2n×m±α(nm)를 만족시킨다.
본 발명의 SOI 기판의 제조 방법의 1형태는 단결정 반도체 기판의 하나의 면 위에 절연층을 형성하고, 단결정[0038]
반도체 기판에, 단결정 반도체 기판의 하나의 면 위에 형성된 절연층을 통해서 이온을 조사하여, 단결정 반도체
기판의 하나의 면으로부터 일정한 깊이에 취화층을 형성하고, 단결정 반도체 기판과 지지 기판을 절연층을 사이
에 두고 겹친 상태로, 취화층에 균열을 발생시키고, 단결정 반도체 기판을 취화층으로 분리하는 열 처리를
하여, 단결정 반도체 기판으로부터 반도체층을 지지 기판상에 형성하고, 반도체층 표면에 에칭 처리를 하고, 에
칭 처리를 한 반도체층에, 에칭 처리를 한 반도체층측으로부터 파장 λ365nm 이상 700nm 이하의 광을 조사하여,
광의 파장을 λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수, O≤α≤10으로 하면, 광을 조사하는 반도체
층의 막 두께 d는 d=λ/2n×m±α(nm)를 만족시킨다.
본 발명의 SOI 기판의 제조 방법의 1형태는 단결정 반도체 기판의 하나의 면으로부터 이온을 조사하고, 단결정[0039]
반도체 기판의 하나의 면으로부터 일정한 깊이에 취화층을 형성하고, 단결정 반도체 기판의 하나의 면 위, 또는
지지 기판상의 어느 한쪽에 절연층을 형성하고, 단결정 반도체 기판과 지지 기판을 절연층을 사이에 두고 겹친
상태로, 취화층에 균열을 발생시키고, 단결정 반도체 기판을 취화층으로 분리하는 열 처리를 하여, 단결정 반도
체 기판으로부터 반도체층을 지지 기판상에 형성하고, 반도체층 표면에 연마 처리를 하고, 연마 처리를 한 반도
체층에, 연마 처리를 한 반도체층측으로부터 파장 λ365nm 이상 700nm 이하의 광을 조사하여, 광의 파장을 λ
(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수, O≤α≤10으로 하면, 광을 조사하는 반도체층의 막 두께 d
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는 d=λ/2n×m±α(nm)를 만족시킨다.
본 발명의 SOI 기판의 제조 방법의 1형태는 단결정 반도체 기판의 하나의 면 위에 절연층을 형성하고, 단결정[0040]
반도체 기판에, 단결정 반도체 기판의 하나의 면 위에 형성된 절연층을 통해서 이온을 조사하여, 단결정 반도체
기판의 하나의 면으로부터 일정한 깊이에 취화층을 형성하고, 단결정 반도체 기판과 지지 기판을 절연층을 사이
에 두고 겹친 상태로, 취화층에 균열을 발생시키고, 단결정 반도체 기판을 취화층으로 분리하는 열 처리를
하여, 단결정 반도체 기판으로부터 반도체층을 지지 기판상에 형성하고, 반도체층 표면에 연마 처리를 하고, 연
마 처리를 한 반도체층에, 연마 처리를 한 반도체층측으로부터 파장 λ365nm 이상 700nm 이하의 광을 조사하여,
광의 파장을 λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수, O≤α≤10으로 하면, 광을 조사하는 반도체
층의 막 두께 d는 d=λ/2n×m±α(nm)를 만족시킨다.
상기 SOI 기판의 제조 방법에 있어서 형성하는 반도체층을 사용하여 반도체 소자를 형성할 수 있고, 상기 반도[0041]
체 소자와 전기적으로 접속하는 표시 소자를 형성할 수 있다.
또, 본 발명에 있어서, 반도체 장치는 반도체 특성을 이용하는 것으로 기능할 수 있는 장치를 가리킨다. 본 발[0042]
명을 사용하여 반도체 소자(트랜지스터, 메모리 소자나 다이오드 등)를 포함하는 회로를 갖는 장치나, 프로세서
회로를 갖는 칩 등의 반도체 장치를 제작할 수 있다.
본 발명은 표시 기능을 갖는 장치인 반도체 장치(표시 장치라고도 함)에도 사용할 수 있고, 본 발명을 사용하는[0043]
반도체 장치에는 일렉트로루미네선스(이하 「EL」이라고도 함)라고 불리는 발광을 발현하는 유기물, 무기물, 또
는 유기물과 무기물의 혼합물을 포함하는 층을, 전극간에 개재시킨 발광 소자와 TFT가 접속된 반도체 장치(발광
표시 장치)나, 액정 재료를 갖는 액정 소자를 표시 소자로서 사용하는 반도체 장치(액정 표시 장치) 등이 있다.
본 명세서에 있어서, 표시 장치는 표시 소자를 갖는 장치를 가리키고, 표시 장치는 기판상에 표시 소자를 포함
하는 복수의 화소나 이들의 화소를 구동시키는 주변 구동 회로가 형성된 표시 패널 본체도 포함한다. 또, 플렉
시블 프린트 회로(FPC)나 프린트 배선 기판(PWB)이 장착된 것(IC나 저항 소자나 용량 소자나 인덕터나 트랜지스
터 등)도 포함하여도 좋다. 또, 편광판이나 위상차판 등의 광학 시트를 포함하여도 좋다. 또, 백 라이트(도광
판이나 프리즘 시트나 확산 시트나 반사 시트나 광원(LED나 냉음극관 등))를 포함하여도 좋다.
또, 표시 소자나 반도체 장치는 여러 가지 형태 및 여러 가지 소자를 사용할 수 있다. 예를 들면, EL 소자(유[0044]
기 EL 소자, 무기 EL 소자 또는 유기물 및 무기물을 포함하는 EL 소자), 전자 방출 소자, 액정 소자, 전자
잉크, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로 미러 디바이스(DMD), 압전 세라
믹 디스플레이, 카본 나노 튜브 등, 전기자기적 작용에 의해 콘트라스트가 변화하는 표시 매체를 적용할 수 있
다. 또, EL 소자를 사용한 반도체 장치로서는 EL 디스플레이, 전자 방출 소자를 사용한 반도체 장치로서는 필
드 이미션 디스플레이(FED)나 SED 방식 평면형 디스플레이(SED:Surface-conduction Electron-emitter Disply)
등, 액정 소자를 사용한 반도체 장치로서는 액정 디스플레이, 투과형 액정 디스플레이, 반투과형 액정 디스플레
이, 반사형 액정 디스플레이, 전자 잉크를 사용한 반도체 장치로서는 전자 페이퍼가 있다.
효 과
생산성이 우수한 적합한 광 조사 처리에 의해서, 유리 기판 등 내열 온도가 낮은 기판을 사용한 경우에도, 실용[0045]
에 견딜 수 있는 결정 결함이 저감된 반도체층을 갖는 SOI 기판을 제작할 수 있다.
그와 같은 SOI 기판에 형성된 반도체층을 사용하여, 고성능의 여러 가지 반도체 소자, 기억 소자, 집적 회로 등[0046]
을 포함하는 반도체 장치를 수율 좋게 제작할 수 있다.
발명의 실시를 위한 구체적인 내용
본 발명의 실시형태 및 실시예에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에[0047]
한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 것으로 여러 가지로 변경할
수 있다는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 개시하는 실시형태 및 실시예
의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또
는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통으로 사용하고, 그 반복되는 설명은 생략한
다.
(실시형태 1)[0048]
본 발명의 반도체 장치의 제조 방법에 관해서, 도 1 내지 도 4를 참조하여 설명한다. [0049]
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본 실시형태에서는 반도체 기판으로부터 분리되어, 절연 표면을 갖는 지지 기판에 접합된 반도체층에 광을 조사[0050]
한다. 반도체 기판으로서 단결정 반도체 기판을 적용하여, 지지 기판상에 분리, 접합되는 반도체층으로서 단결
정 반도체층을 형성하는 것이 바람직하다.
광의 조사에 의해 반도체층의 적어도 일부의 영역을 용융시켜, 반도체층 중의 결정 결함을 저감시킬 수 있다.[0051]
광의 조사 처리를 사용하기 때문에, 지지 기판의 온도 상승이 억제되어, 유리 기판과 같은 내열 온도가 낮은 기
판을 지지 기판에 사용하는 것이 가능하게 된다.
본 발명에서는 반도체층에 대한 광 조사 처리를, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 파장[0052]
365nm 이상 700nm 이하의 광을 사용하여 행한다. 365nm 이상 700nm 이하의 소위 가시광 영역의 광은 생산성이
우수한 고체 레이저 발진기로부터 발진되는 레이저광을 사용할 수 있다.
우선, 절연 표면을 갖는 기판인 지지 기판상에, 반도체 기판으로부터 반도체층을 형성하는 방법을 도 3a 내지[0053]
3d 및 도 4a 내지 4c를 사용하여 설명한다.
도 3a에 도시하는 반도체 기판(108)은 청정화되어 있고, 그 표면으로부터 전계에 의해 가속된 이온을 조사하여,[0054]
소정의 깊이에 취화층(110)을 형성한다. 이온의 조사는 지지 기판에 전치하는 반도체층의 두께를 고려하여 행
하여진다. 이온을 조사할 때의 가속 전압은 이러한 두께를 고려하여, 반도체 기판(108)에 조사되도록 한다.
본 발명에서는 지지 기판상에 전치된 반도체층에 대하여, 파장 365nm 이상 700nm 이하의 광 조사 처리를 하여,[0055]
반도체층의 결정 결함을 저감한다. 상기 광 조사 처리의 효율을 향상시키기 위해서, 광을 조사하는 반도체층의
막 두께 d를, d=λ/2n×m±α(nm) 광의 파장을 λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연수(m=1,2,3,4
···), 0≤α≤10으로 함)를 만족시키도록 제어한다.
반도체층의 막 두께는 반도체 기판의 이온이 조사되는 표면으로부터 취화층이 형성될 때까지의 깊이에 의해서[0056]
제어할 수 있다. 취화층은 이온의 조사에 의해서 형성되기 때문에, 이온의 조사 조건(이온종, 가속 전압 등)을
적절하게 설정하여, 반도체 기판의 표면부터 취화층까지의 깊이를 상기 막 두께 d를 만족시키도록 하면 좋다.
또한, 지지 기판상에 반도체층을 전치한 후, 광 조사 전에 에칭 처리나 연마 처리에 의해서 반도체층의 막 두께[0057]
를 제어하여, 막 두께 d를 d=λ/2n×m±α(nm) 광의 파장을 λ(nm), 반도체층의 굴절율을 n, m을 1이상의 자연
수(m=1,2,3,4···), 0≤α≤10으로 함)를 만족시키도록 조정하여도 좋다.
반도체 기판(108)으로서, 실리콘 기판이나 게르마늄 기판 등의 반도체 기판, 갈륨비소나 인듐인 등의 화합물 반[0058]
도체 기판을 적용한다. 반도체 기판(108)은 단결정 반도체 기판을 적용하는 것이 바람직하지만, 다결정 반도체
기판을 적용하여도 좋다. 지지 기판상에 얻을 수 있는 반도체층은 모체가 되는 반도체 기판을 선택함으로써 결
정할 수 있다.
본 실시형태는 반도체 기판의 소정의 깊이에 수소, 헬륨, 또는 불소를 이온 조사하고, 그 후 열 처리를 하여 표[0059]
층의 반도체층을 박리하는 이온 조사 박리법으로 형성하지만, 폴리실리콘상에 단결정 실리콘을 에피택셜 성장시
킨 후, 폴리실리콘층을 워터제트로 분리하여 박리하는 방법을 적용하여도 좋다.
예를 들면, 반도체 기판(108)으로서 단결정 실리콘 기판을 사용하여, 희석된 플루오르화 수소산으로 표면을 처[0060]
리하여, 자연산화막의 제거와 표면에 부착되는 먼지 등의 오염물도 제거하여 반도체 기판(108) 표면을 청정화한
다.
취화층(110)은 이온을 이온 도핑법이나 이온 주입법에 의해서 조사하면 좋다. 취화층(110)은 수소, 헬륨 또는[0061]
불소로 대표되는 할로겐의 이온을 조사하는 것으로 형성된다. 할로겐 원소로서 불소 이온을 조사하는 경우에는
소스 가스로서 BF3를 사용하면 좋다. 또, 이온 주입법은 이온화한 가스를 질량 분리하여 반도체에 조사하는 방
식을 설명한다.
단결정 실리콘 기판에 불소 이온과 같은 할로겐 이온을 이온 조사법으로 조사한 경우, 첨가된 불소가 실리콘 결[0062]
정 격자 내의 실리콘 원자를 녹아웃함(추방함)으로써 공백 부분을 효과적으로 만들어 내어, 취화층에 미소한 공
동(空洞)을 만든다. 이 경우, 비교적 저온의 열 처리에 의해서 취화층에 형성된 미소한 공동의 부피 변화가 일
어나고, 취화층을 따라 분리함으로써 얇은 단결정 반도체층을 형성할 수 있다. 불소 이온을 조사한 후에, 수소
이온을 조사하여 공동 내에 수소를 포함시키도록 하여도 좋다. 반도체 기판으로부터 얇은 반도체층을 박리하기
위해서 형성하는 취화층은 취화층에 형성된 미소한 공동의 부피 변화를 이용하여 분리를 하기 때문에, 이와 같
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이 불소 이온이나 수소 이온의 작용을 유효하게 이용하는 것이 바람직하다.
또한, 1 또는 복수의 동일한 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 예를 들면, 수소 이온을[0063]
조사하는 경우에는 H

, H2

, H3

이온을 포함시키는 동시에, H3

이온의 비율을 높여 두는 것이 바람직하다. 수소
이온을 조사하는 경우에는 H

, H2

, H3

이온을 포함시키는 동시에, H3

이온의 비율을 높여 두면 조사 효율을 높일
수 있고, 조사 시간을 단축할 수 있다. 이러한 구성으로 하는 것으로, 박리를 용이하게 할 수 있다.
취화층을 형성할 때는 이온을 고도즈 조건으로 조사할 필요가 있어, 반도체 기판(108)의 표면이 거칠어지는 경[0064]
우가 있다. 이 때문에 이온이 조사되는 표면에 질화실리콘막, 질화산화실리콘막, 또는 산화실리콘막 등에 의해
이온 조사에 대한 보호층을 50nm 내지 200nm의 두께로 형성하여 두어도 좋다. 보호층을 형성할 때는 보호층의
막 두께도 고려하여, 가속 전압 등의 이온 조사 조건을 설정하여, 반도체 기판에서의 취화층의 형성 깊이를 제
어하면 좋다.
예를 들면, 반도체 기판(108)상에 보호층으로서 플라즈마 CVD법에 의해 산화질화실리콘막(막 두께 5nm 내지[0065]
300nm, 바람직하게는 30nm 내지 150nm(예를 들면 50nm))과 질화산화실리콘막(막 두께 5nm 내지 150nm, 바람직하
게는 10nm 내지 100nm(예를 들면 50nm))의 적층을 형성한다. 일례로서는 반도체 기판(108)상에 산화질화실리콘
막을 막 두께 50nm 형성하고, 상기 산화질화실리콘막상에 질화산화실리콘막을 막 두께 50nm 형성하여 적층한다.
산화질화실리콘막은 유기실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막이어도 좋다.
또한, 반도체 기판(108)을 탈지 세정하여, 표면의 산화막을 제거하고 열산화를 하여도 좋다. 열산화로서는 통[0066]
상의 드라이 산화이어도 좋지만, 산화 분위기 중에 할로겐을 첨가한 산화를 하는 것이 바람직하다. 예를 들면,
산소에 대하여 HCl를 0.5 내지 10부피%(바람직하게는 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의
온도로 열 처리를 한다. 적합하게는 950℃ 내지 1100℃의 온도로 열산화를 하면 좋다. 처리 시간은 0.1 내지
6시간, 바람직하게는 0.5 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께로서는 10nm 내지 1000nm(바람
직하게는 50nm 내지 200nm), 예를 들면 100nm의 두께로 한다.
할로겐을 포함하는 것으로서는 HCl 외에, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종 또는[0067]
복수종을 적용할 수 있다.
이러한 온도 범위로 열 처리를 하는 것으로, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는[0068]
특히 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의해, 금속 등의 불순물이 휘발성의 염화물이
되어 기상 중으로 이탈하여 제거된다. 반도체 기판(108)의 표면에 화학적 기계 연마(CMP) 처리를 한 것에 대해
서는 유효하다. 또한, 수소는 반도체 기판(108)과 형성되는 산화막의 계면의 결함을 보상하여 계면의 국재 준
위 밀도를 저감하는 작용을 갖고, 반도체 기판(108)과 산화막의 계면이 불활성화되어 전기적 특성이
안정화된다.
이 열 처리에 의해 형성되는 산화막 중에 할로겐을 포함할 수 있다. 할로겐 원소는 1×10
17
/㎤ 내지 5×10
20
/㎤[0069]
의 농도로 포함됨으로써 금속 등의 불순물을 포획하여 반도체 기판(108)의 오염을 방지하는 보호층으로서의 기
능을 발현시킬 수 있다.
취화층(110)을 형성할 때, 가속 전압과 전체 이온수는 반도체 기판상에 퇴적한 막의 두께와, 목적으로 하는 반[0070]
도체 기판으로부터 분리하여 지지 기판상에 전치되는 반도체층의 막 두께와, 조사하는 이온종에 의해서 조정할
수 있다.
취화층의 형성예를 개시한다. 예를 들면, 이온 도핑법으로 원료로서 수소가스를 사용하여, 가속 전압을 40kV,[0071]
전체 이온수 2×10
16
ions/㎠로 이온을 조사하여 취화층을 형성할 수 있다. 보호층의 막 두께를 두껍게 하면, 동
일 조건으로 이온을 조사하여 취화층을 형성한 경우, 목적으로 하는 반도체 기판으로부터 분리하여 지지 기판상
에 전치되는 반도체층으로서, 막 두께가 얇은 반도체층을 형성할 수 있다. 예를 들면, 이온종(H

, H2

, H3

이
온)의 비율에도 의하지만, 상기 조건으로 취화층을 형성하는 것으로 하고, 보호층으로서 반도체 기판상에 산화
질화실리콘막(막 두께 50nm)과 질화산화실리콘막(막 두께 50nm)을 보호층으로서 적층하는 경우, 지지 기판에 전
치되는 반도체층의 막 두께는 약 120nm가 되어, 반도체 기판상에 산화질화실리콘막(막 두께 100nm)과 질화산화
실리콘막(막 두께 50nm)을 보호층으로서 적층하는 경우는 지지 기판에 전치되는 반도체층의 막 두께는 약 70nm
가 된다. 이와 같이, 지지 기판상에 전치되는 반도체층의 막 두께를 제어할 수 있다.
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헬륨(He)이나 수소를 원료 가스로 하는 경우, 가속 전압을 10kV 내지 200kV의 범위로, 도즈량을 1×10
16
ions/㎠[0072]
내지 6×10
16
ions/㎠의 범위로 조사하여 취화층을 형성할 수 있다. 헬륨을 원료 가스로 하면, 질량 분리를 하지
않아도 He

이온을 주된 이온으로서 조사할 수 있다. 또한, 수소를 원료 가스로 하면 H3

이온이나 H2

이온을 주된
이온으로서 조사할 수 있다. 이온종은 플라즈마의 생성방법, 압력, 원료 가스 공급량, 가속 전압에 의해서도
변화한다.
취화층 형성의 예로서는 반도체 기판상에 산화질화실리콘막(막 두께 50nm), 질화산화실리콘막(막 두께 50nm),[0073]
및 산화실리콘막(막 두께 50nm)을 보호층으로서 적층하고, 수소를 가속 전압 40kV, 도즈량 2×10
16
ions/㎠로 조
사하여 반도체 기판에 취화층을 형성한다. 그 후 보호층의 최상층인 상기 산화실리콘막상에 접합면을 갖는 절
연층으로서 산화실리콘막(막 두께 50nm)을 형성한다. 취화층 형성의 다른 예로서는 반도체 기판상에 산화실리
콘막(막 두께 100nm), 및 질화산화실리콘막(막 두께 50nm)을 보호층으로서 적층하고, 수소를 가속 전압 40kV,
도즈량 2×10
16
ions/㎠로 조사하여 반도체 기판에 취화층을 형성한다. 그 후 보호층의 최상층인 상기 질화산화
실리콘막상에 절연층으로서 산화실리콘막(막 두께 50nm)을 형성한다. 또, 상기 산화질화실리콘막 및 질화산화
실리콘막은 플라즈마 CVD법에 의해 형성하면 좋고, 상기 산화실리콘막은 유기실란가스를 사용하여 CVD법에 의해
형성하면 좋다.
다음에, 도 3b에 도시하는 바와 같이 지지 기판과 접합을 형성하는 면에 절연층(104)으로서 산화실리콘막을 형[0074]
성한다. 산화실리콘막으로는 유기실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막이 바람직
하다. 그 외에, 실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막을 적용할 수도 있다. 화
학기상성장법에 의한 성막으로는 단결정 반도체 기판에 형성한 취화층(110)으로부터 탈가스가 일어나지 않는 온
도로서, 예를 들면 350℃ 이하(구체적인 예로서는 300℃)의 성막 온도가 적용된다. 또한, 단결정 또는 다결정
반도체 기판으로부터 단결정 또는 다결정 반도체층을 박리하는 열 처리는 성막 온도보다도 높은 열 처리 온도가
적용된다.
절연층(104)은 평활면을 갖고 친수성 표면을 형성한다. 이 절연층(104)으로서 산화실리콘막이 적합하다. 특히[0075]
유기실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막이 바람직하다. 유기실란가스로서는 규
산에틸(TEOS:화학식 Si(OC2H5)4), 트리메틸실란(TMS:(CH3)3SiH), 테트라메틸실란(화학식 Si(CH3)4)), 테트라메틸
시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실란(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란
(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다. 또, 원료
가스에 유기실란을 사용하여 화학기상성장법에 의해 산화실리콘층을 형성하는 경우, 산소를 부여하는 가스를 혼
합시키는 것이 바람직하다. 산소를 부여하는 가스로서는 산소, 아산화질소, 이산화질소 등을 사용할 수 있다.
또, 아르곤, 헬륨, 질소 또는 수소 등의 불활성 가스를 혼합시켜도 좋다. 또한, 절연층(104)으로서, 모노실란,
디실란, 또는 트리실란 등의 실란을 원료 가스에 사용하여 화학기상성장법에 의해 형성되는 산화실리콘층을 적
용할 수도 있다. 이 경우도, 산소를 부여하는 가스나 불활성 가스 등을 혼합시키는 것이 바람직하다. 화학기
상성장법에 의한 성막으로는 반도체 기판(108)에 형성한 취화층(110)로부터 탈가스가 일어나지 않는 온도로서,
예를 들면 350℃ 이하의 성막 온도가 적용된다. 또한, 단결정 또는 다결정 반도체 기판으로부터 반도체층을 박
리하는 열 처리는 성막 온도보다도 높은 열 처리 온도가 적용된다. 또, 화학기상성장법은 플라즈마 CVD법, 열
CVD법, 광 CVD법을 범주에 포함한다.
기타, 절연층(104)으로서, 산화성 분위기하에서 열 처리함으로써 형성되는 산화실리콘, 산소 라디칼의 반응에[0076]
의해 성장하는 산화실리콘, 산화성의 약액에 의해 형성되는 케미칼옥사이드 등을 적용할 수도 있다. 절연층
(104)으로서, 실록산(Si-0-Si) 결합을 포함하는 절연층을 적용하여도 좋다. 또한, 상기 유기실란가스와, 산소
라디칼 또는 질소 라디칼을 반응시켜 절연층(104)을 형성하여도 좋다.
상기 평활면을 갖고 친수성 표면을 형성하는 절연층(104)은 5nm 내지 500nm, 바람직하게는 10nm 내지 200nm의[0077]
두께로 형성된다. 이 두께이면, 피성막 표면의 표면 거칠함을 평활화하는 동시에, 상기 막의 성장 표면의 평활
성을 확보하는 것이 가능하다. 또한, 접합하는 지지 기판과 절연층(104)의 변형을 완화시킬 수 있다. 절연층
(104)의 표면은 산술 평균 거칠기 Ra가 0.8nm 미만, 제곱 평균 평방근 거칠기 Rms가 0.9nm 미만이 바람직하고,
Ra가 0.4nm 이하, Rms가 0.5nm 이하가 더욱 바람직하고, 또한 Ra가 0.3nm 이하, Rms가 0.4nm 이하가 더욱 바람
직하다. 예를 들면, Ra가 0.27nm, Rms가 0.34nm 이다. 본 명세서에 있어서 Ra는 산술 평균 거칠기이고, Rms는
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제곱 평균 평방근 거칠기이고, 측정 범위는 2㎛
2
, 또는 10㎛
2
이다.
지지 기판(101)에도 절연층(104)과 같은 산화실리콘막을 형성하여 두어도 좋다. 즉, 지지 기판(101)에 반도체[0078]
층(102)을 접합할 때, 접합을 형성하는 면의 한쪽 또는 양쪽에, 바람직하게는 유기실란을 원재료로서 성막한 산
화실리콘막으로 이루어지는 절연층(104)을 형성하는 것으로 강고한 접합을 형성할 수 있다.
도 3c는 지지 기판(101)과 반도체 기판(108)의 절연층(104)이 형성된 면을 밀접하게 하고, 이 양자를 접합시키[0079]
는 형태를 도시한다. 접합을 형성하는 면은 충분히 청정화하여 둔다. 지지 기판(101)과 반도체 기판(108)의
절연층(104)이 형성된 면은 메가소닉(magasonic) 세정 등에 의해서 청정화하면 좋다. 또한, 메가소닉 세정 후
에 오존수로 세정하여, 유기물의 제거와 표면의 친수성을 향상시켜도 좋다.
지지 기판(101)으로서, 알루미노실리케이트유리, 알루미노붕규산유리, 바륨붕규산유리와 같은 전자공업용에 사[0080]
용되는 유리 기판을 적용하는 경우, 유리 기판 중에 나트륨 등의 알칼리 금속이 미량으로 포함되어 있고, 이 미
량의 불순물에 의해서 트랜지스터 등 반도체 소자의 특성에 악영향을 미칠 우려가 있다. 이러한 불순물에 대하
여, 질화산화실리콘막은 지지 기판(101)에 포함되는 금속 불순물이 반도체 기판측으로 확산되는 것을 방지하는
효과가 있다. 또, 질화산화실리콘막 대신에, 질화실리콘막을 형성하여도 좋다. 반도체 기판과 질화산화실리콘
막과의 사이에 산화질화실리콘막이나 산화실리콘막 등의 응력 완화층을 형성하면 좋다. 질화산화실리콘막과 산
화질화실리콘막의 적층 구조를 형성하는 것으로, 반도체 기판에 대한 불순물 확산을 방지하면서, 응력 변형을
완화하는 구성으로 할 수도 있다.
지지 기판(101)과 절연층(104)을 대향시켜, 1개소를 외부로부터 누르면, 국소적으로 접합면끼리의 거리가 좁혀[0081]
짐으로써 반데르발스 힘(van der Waal's forces)의 강도나 수소 결합의 기여에 의해서 서로 끌어 당긴다. 또,
인접한 영역에서도 대향하는 지지 기판(101) 및 절연층(104)간의 거리가 좁혀지기 때문에, 반데르발스 힘이 강
하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓혀짐으로써, 접합(본딩이라고도 함)이 진행되어 접합면
전역으로 접합이 확대된다. 가압하는 힘은 100kPa 내지 5000kPa의 압력으로 하면 좋다.
양호한 접합을 형성하기 위해서, 표면을 활성화하여 두어도 좋다. 예를 들면, 접합을 형성하는 면에 원자빔 또[0082]
는 이온빔을 조사한다. 원자빔 또는 이온빔을 이용하는 경우에는 아르곤 등의 불활성 가스 중성 원자빔 또는
불활성 가스 이온빔을 사용할 수 있다. 이 외에, 플라즈마 조사 또는 라디칼 처리를 한다. 이러한 표면 처리
에 의해 200℃ 내지 400℃의 온도에서도 이종 재료 간의 접합을 형성하는 것이 용이해진다.
또한, 지지 기판과 절연층의 접합 계면의 접합 강도를 향상시키기 위해서, 가열 처리를 하면 오븐이나 노(爐,[0083]
furnace) 등으로 70℃ 내지 350℃(예를 들면 200℃에서 2시간)의 온도 조건으로 열 처리를 한다.
도 3d에 있어서, 지지 기판(101)과 반도체 기판(108)을 접합한 후, 가열 처리를 하여 취화층(110)을 분리면으로[0084]
하여 반도체 기판(108)을 지지 기판(101)으로부터 박리한다. 예를 들면, 400℃ 내지 700℃의 열 처리를 함으로
써, 취화층(110)에 형성된 미소한 공동의 부피 변화가 일어나, 취화층(110)을 따라 분리하는 것이 가능해진다.
절연층(104)은 지지 기판(101)과 접합하고 있기 때문에, 지지 기판(101)상에는 반도체 기판(108)과 같은 결정성
의 반도체층(102)이 잔존하게 된다. 또, 도 3d에서는 취화층(110)이 반도체 기판(108)측에 남도록 분리한 예를
도시하였지만, 이것에 한정되지 않는다. 지지 기판(101)측에 취화층(110)이 남도록 분리하는 경우나, 반도체
기판(108), 지지 기판(101) 각각에 취화층(110)이 남도록 분리하는 경우도 있을 수 있다.
400℃ 내지 700℃의 온도 영역에서의 열 처리는 상술한 접합 강도를 향상시키기 위한 열 처리와 같은 장치로 연[0085]
속하여 행하여도 좋고, 다른 장치로 행하여도 좋다. 예를 들면 노에서 200℃ 2시간 열 처리한 후에, 600℃ 근
방까지 승온하여 2시간 유지하고, 400℃에서 실온까지의 온도 영역으로 강온한 후 노로부터 추출한다. 또한,
열 처리는 실온으로부터 승온하여도 좋다. 또한, 노에서 200℃ 2시간 열 처리한 후에, 순간열어닐(RTA) 장치에
의해서 600℃ 내지 700℃의 온도 영역에서, 1분간 내지 30분간(예를 들면 600℃ 7분간, 650℃ 7분간) 열 처리를
하여도 좋다.
400℃ 내지 700℃의 온도 영역에서의 열 처리에 의해, 절연층(104)과 지지 기판(101)의 접합은 수소 결합으로부[0086]
터 공유 결합으로 이행하여, 취화층(110)에 첨가된 원소가 석출하여 압력이 상승하여, 반도체 기판(108)으로부
터 반도체층을 박리할 수 있다. 열 처리를 한 후에는 지지 기판(101)과 반도체 기판(108)은 한쪽이 다른쪽에
실려 있는 상태이고, 큰 힘을 가하지 않고 지지 기판(101)과 반도체 기판(108)을 뗄 수 있다. 예를 들면, 위쪽
에 실려 있는 기판을 진공척으로 들어 올림으로써 간단히 뗄 수 있다. 이 때, 하측의 기판의 진공척이나 메카
니컬척으로 고정하여 두면 수평 방향으로 어긋나지 않고 지지 기판(101) 및 반도체 기판(108)의 양 기판을 분리
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할 수 있다.
또, 도 1 내지 도 4에 있어서는 반도체 기판(108)이 지지 기판(101)보다 작은 사이즈의 예를 도시하지만, 본 발[0087]
명은 이것에 한정되지 않고, 반도체 기판(108)과 지지 기판(101)이 같은 사이즈이어도 좋고, 반도체 기판(108)
이 지지 기판(101)보다 큰 사이즈이어도 좋다.
도 4는 지지 기판(101)측에 절연층(104)을 형성하여 단결정 반도체층을 형성하는 공정을 도시한다. 도 4a는 보[0088]
호층(121)으로서 산화실리콘막이 형성된 반도체 기판(108)에 전계에 의해 가속된 이온을 조사하여, 소정의 깊이
에 취화층(110)을 형성하는 공정을 도시하고 있다. 이온의 조사는 도 3a의 경우와 같다. 반도체 기판(108)의
표면에 보호층(121)을 형성하여 두는 것으로 이온 조사에 의해서 표면이 데미지를 받아, 평탄성이 손상되는 것
을 막을 수 있다. 또한, 보호층(121)에 의해서, 반도체 기판(108)으로부터 형성되는 반도체층(102)에 대한 불
순물의 확산 방지 효과를 발현한다.
도 4b는 블로킹층(109) 및 절연층(104)이 형성된 지지 기판(101)과 반도체 기판(108)의 보호층(121)이 형성된[0089]
면을 밀착시켜 접합을 형성하는 공정을 도시하고 있다. 지지 기판(101)상의 절연층(104)과 반도체 기판(108)의
보호층(121)을 밀착시킴으로써 접합이 형성된다.
그 후, 도 4c에 도시하는 바와 같이 반도체 기판(108)을 박리한다. 단결정 반도체층을 박리하는 열 처리는 도[0090]
3d의 경우와 같이 하여 행한다. 접합 박리 공정에서의 가열 처리의 온도는 지지 기판(101)에 미리 행하여진 가
열 처리 이하로 한다. 이렇게 하여 도 4c에 도시하는 반도체 기판을 얻을 수 있다.
지지 기판(101)으로서는 절연성을 갖는 기판, 절연 표면을 갖는 기판을 사용할 수 있고, 예를 들면, 알루미노실[0091]
리케이트유리, 알루미노붕규산유리, 바륨붕규산유리와 같은 무알칼리 유리라고 불리는 전자공업용에 사용되는
각종 유리 기판을 적용할 수 있다. 또한, 석영 기판, 세라믹 기판, 사파이어 기판, 표면이 절연층으로 피복된
금속 기판 등이 적용 가능하다.
이상의 공정에 의해, 도 1a에 도시하는 바와 같이, 절연 표면을 갖는 기판인 지지 기판(101)의 위에 절연층[0092]
(104)이 형성되고, 반도체 기판(108)으로부터 분리된 반도체층(102)이 형성된다.
SOI 기판의 반도체층(102)은 분리 공정 및 이온 조사 공정에 의해서, 결정 결함이 생겼다. 반도체층(102)의 결[0093]
정성을 회복시키기 위해서 광을 조사한다.
광의 조사에 의해 반도체층(102)의 적어도 일부의 영역을 용융시켜, 반도체층(102) 중의 결정 결함을 저감시킬[0094]
수 있다. 광의 조사 처리를 사용하기 때문에, 지지 기판의 온도 상승이 억제되고, 유리 기판과 같은 내열 온도
가 낮은 기판을 지지 기판(101)에 사용하는 것이 가능하게 된다.
본 발명에서는 반도체층(102)에 대한 광 조사 처리를 더욱 효율 좋게 행하기 위해서, 반도체층(102) 중에서 반[0095]
사, 공명하여 가열 처리를 할 수 있는 파장 365nm 이상 700nm 이하의 광(125)을 사용한다. 365nm 이상 700nm
이하의 소위 가시광 영역의 광(125)은 자외광을 발진하는 엑시머 레이저 등과 비교하여 생산성이 우수한 고체
레이저 발진기로부터 발진되는 레이저광을 사용할 수 있다.
본 발명을 사용하는 본 실시형태에서는 반도체층(102) 중에서 반사, 공명하여 가열 처리를 할 수 있는 파장[0096]
365nm 이상 700nm 이하의 광(125)을 사용하여 반도체층(102)에 광 조사를 하고, 또한, 광(125)을 조사하는 반도
체층(102)의 막 두께 d(nm)를, 광의 파장을 λ(nm), 반도체층(102)의 굴절율을 n, m을 1이상의 자연수
(m=1,2,3,4···), 0≤α≤10으로 하면, d=λ/2n×m±α를 만족시키도록 한다. 본 발명을 사용하면, 반도체층
(102) 중에서 반사, 공명하여 가열 처리할 수 있는 광(125)을, 반도체층(102)의 광 흡수율이 큰 최적의 조건으
로 반도체층(102)에 조사할 수 있다. 따라서, 반도체층(102)에 대한 이온 조사 공정에 의한 데미지를 충분히
회복시킬 수 있고, 결정 결함이 저감된 반도체층(130)을 갖는 SOI 기판을 제작할 수 있다(도 1b 참조).
본 실시형태에 있어서, 반도체층(102)이 형성된 지지 기판(101)에 대하여, 파장 365nm 이상 700nm 이하의 광[0097]
(125)은 반도체층(102)측으로부터 반도체층(102)에 조사된다. 또, 광(125)의 조사 전에 반도체층(102) 표면에
형성된 산화막(자연산화막, 또는 케미칼산화막)을 희석된 플루오르화 수소산으로 제거하면 좋다.
광(125)은 파장 365nm 이상 700nm 이하(또 바람직하게는 365nm 이상 550nm 이하)의 광이면 좋다. 적합하게는[0098]
레이저광을 사용할 수 있다.
레이저광을 발진하는 레이저는 연속 발진 레이저, 유사 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있[0099]
다. 반도체층(102)을 부분 용융시키기 위해서 펄스 발진 레이저가 바람직하다. 예를 들면, Ar 레이저, Kr 레
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이저 등의 기체 레이저가 있다. 기타, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저,
GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, Y2O3 레이저 등이 있다.
YAG 레이저 등의 고체 레이저에는 연속 발진 레이저로도, 유사 연속 발진 레이저로도, 펄스 발진 레이저로도 되
는 경우가 있다. 또, 고체 레이저에 있어서는 기본파의 제 2 고조파 내지 제 3 고조파를 적용하는 것이 바람직
하다. 또한, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저도 사용할 수 있다. 고체 레이저는 생산성이 우
수하고 있고, 발진 출력이 안정, 메인터넌스 빈도가 적고, 운용 비용이 낮다는 메리트가 있다.
광의 형상이나 광의 진로를 조정하기 위해서, 셔터, 미러 또는 하프 미러 등의 반사체, 실린드리칼 렌즈나 볼록[0100]
렌즈 등에 의해서 구성되는 광학계가 설치되어 있어도 좋다.
또, 광의 조사 방법은 선택적으로 광을 조사하여도 좋고, 광을 XY축 방향에 주사하여 광을 조사할 수 있다. 이[0101]
경우, 광학계에 폴리곤 미러나 갈바노 미러를 사용하는 것이 바람직하다.
광의 조사는 대기 분위기와 같은 산소를 포함하는 분위기, 또는 질소 분위기와 같은 불활성 분위기로 할 수 있[0102]
다. 불활성 분위기 중에서 광을 조사하기 위해서는 기밀성이 있는 챔버 내에서 광을 조사하고, 이 챔버 내의
분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는 광의 피조사면에 질소 가스 등 불활성 가스를 분출하는
것으로, 질소 분위기를 형성할 수도 있다.
산소를 10ppm 이하, 바람직하게는 6ppm 이하로 한 질소 분위기 중에서, 광 조사 처리를 하면, 반도체층 표면을[0103]
비교적 평탄하게 할 수 있다. 한편, 산소를 10% 이상 포함하는 분위기, 예를 들면 대기 분위기 중에서 광 조사
처리를 하면, 상기 질소 분위기 중과 비교하여 낮은 에너지로 반도체층의 결정 결함을 저감할 수 있다.
또, 연마 처리에 의해서 반도체층(130) 표면을 연마하여 반도체층(130) 표면의 요철을 저감하여, 표면을 평탄화[0104]
하여도 좋다. 연마 처리에 의해서 연마하는 막 두께는 연마 처리 전의 반도체층(130)의 막 두께와 그 표면 거
칠기의 정도에 따라서 적절하게 설정하면 좋다.
연마 처리로서는 화학적 기계 연마(Chemical Mechanical Polishing:CMP)법이나 액체 제트 연마법을 이용할 수[0105]
있다. 또, 연마 처리 전에 반도체층 표면을 세정하여 청정화한다. 세정은 메가소닉 세정이나 2유체제트 세정
등을 사용하면 좋고, 세정에 의해 반도체층 표면의 먼지 등을 제거한다. 또한, 희석된 플루오르화 수소산을 사
용하여 반도체층 표면 위의 자연산화막 등을 제거하여 반도체층을 노출시키면 적합하다. 연마 처리로서, CMP법
을 이용하는 경우, 입경 10nm 내지 200nm의 실리카 등의 분체를 pH10 내지 14의 알칼리 용액 중에 분산시킨 슬
러리를 사용한다. CMP법에서의 반도체층에 주는 압력은 0.001MPa 내지 0.1MPa이면 좋고, 0.005MPa 내지
0.05MPa가 바람직하다. 스핀들 회전 속도(회전수)는 10rpm 내지 100rpm이면 좋고, 20rpm 내지 60rpm이 바람직
하다. 테이블 회전 속도(회전수)는 5rpm 내지 80rpm이면 좋고, 10rpm 내지 40rpm이 바람직하다. CMP법의 처리
조건의 일례로서는 입경 60nm의 실리카를 포함하는 pH12의 슬러리액을 사용하고, 압력 0.01MPa, 스핀들 회전 속
도(회전수) 20rpm, 테이블 회전 속도(회전수)를 20rpm으로 하면 좋다.
또한, 광을 조사하기 전에 반도체층 표면에 에칭 처리나 연마 처리를 하여 반도체층의 막 두께를 조정하여도 좋[0106]
다. 광을 조사하기 전에 반도체층(102) 표면에 에칭 처리나 연마 처리를 하는 예를 도 2에 도시한다.
도 2a는 도 1a와 대응하고 있고, 지지 기판(101)의 위에 절연층(104)이 형성되고, 반도체 기판(108)으로부터[0107]
분리된 반도체층(102)이 형성되어 있다.
에칭 처리에 의해서 반도체층(102)의 막 두께를 제어하여, 반도체층(124)8)을 형성한다(도 2b 참조). 에칭 처[0108]
리는 웨트 에칭법, 드라이 에칭법, 또는 웨트 에칭법 및 드라이 에칭법을 조합하여 행할 수 있다.
에칭 처리 대신에 연마 처리를 하여도 좋고, 에칭 처리와 연마 처리를 조합하여도 좋다. [0109]
반도체층을 지지 기판상에 전치한 후, 에칭 처리나 연마 처리를 하여, 반도체층(124)의 막 두께 d가 λ/2n×m±[0110]
α(m=1,2,3,4···, 0≤α≤10(nm))를 만족시키도록 반도체층(124)의 막 두께를 조정한다.
에칭 처리나 연마 처리를 하면, 결정 결함이 많은 반도체층 표면을 제거할 수 있고, 광 조사 후의 반도체층 중[0111]
의 결정 결함을 더욱 저감할 수 있다. 또 연마 처리는 반도체층의 평탄화를 할 수 있기 때문에, 광의 조사 공
정에서 반도체층의 열 용량을 균일화할 수 있고, 균일한 가열 냉각 과정, 또는 용융 및 응고 과정을
거침으로써, 같은 결정을 형성할 수 있다고 하는 효과가 있다.
또한, 상기 광 조사를 한 후에 반도체층에 연마 처리를 하여도 좋다. 광 조사 후에 연마 처리를 함으로써, 광[0112]
조사에 의해 생길 수 있는 반도체층 표면의 요철도 저감할 수 있고, 더욱 평탄성이 높은 반도체층을 얻을 수 있
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다.
에칭 처리(또는 연마 처리)에 의해서, λ/2n×m±α(m=1,2,3,4···0≤α≤10(nm))를 만족시키는 막 두께 d의[0113]
반도체층(124)에 광(125)을 조사하여, 반도체층(130)을 얻는다. 반도체층(124) 중에서 반사, 공명하여 가열 처
리를 할 수 있는 광(125)을, 반도체층(124)의 광 흡수율이 큰 최적의 조건으로 반도체층(124)에 조사할 수
있다. 따라서, 반도체층(124)에 대한 이온 조사 공정에 의한 데미지를 충분히 회복시킬 수 있고, 반도체층
(130)을 갖는 SOI 기판을 제작할 수 있다(도 2c 참조).
이상과 같이 본 실시형태에서 생산성이 우수한 적합한 광 조사 처리에 의해서, 결정 결함이 더욱 저감된 반도체[0114]
층을 갖는 SOI 기판을 제작할 수 있다.
본 실시형태에서, 반도체 기판(108)으로서 단결정 실리콘 기판을 적용한 경우는 반도체층(130)으로서 단결정 실[0115]
리콘층을 얻는 것이 가능하다. 또한, 본 실시형태에 관계되는 SOI 기판의 제조 방법은 프로세스 온도를 700℃
이하로 할 수 있기 때문에, 지지 기판(101)으로서 유리 기판을 적용할 수 있다. 즉, 종래의 박막 트랜지스터와
같이 유리 기판상에 형성할 수 있고, 또한 단결정 실리콘층을 반도체층에 적용하는 것이 가능해진다. 이들에
의해, 고속 동작이 가능하고, 전계 효과 이동도가 높고, 저소비전압으로 구동 가능하는 등 고성능의 트랜지스터
를 유리 기판 등의 지지 기판상에 제작할 수 있다.
따라서, 고성능의 반도체 장치를 수율 좋게 제작할 수 있다. [0116]
(실시형태 2)[0117]
본 실시형태에서는 고성능의 반도체 소자를 갖는 반도체 장치를 수율 좋게 제작하는 것을 목적으로 한 반도체[0118]
장치의 제작 방법의 일례로서 CM0S(상보형 금속 산화물 반도체: Complementary Metal 0xide Semiconductor)의
제작 방법에 관해서 도 5 및 도 6을 사용하여 설명한다. 또, 실시형태 1과 동일 부분 또는 같은 기능을 갖는
부분의 반복되는 설명은 생략한다.
도 5a는 지지 기판(101)상에 블로킹층(109), 절연층(104), 보호층(121), 반도체층(130)이 형성되어 있다. 반도[0119]
체층(130)은 도 1b, 또는 도 2c와 대응하고 있고, 블로킹층(109), 절연층(104), 보호층(121)은 도 4c와 대응하
고 있다. 또, 여기에서는 도 5a에 도시하는 구성의 SOI 기판을 적용하는 예를 도시하지만, 본 명세서에서 개시
하는 그 밖의 구성의 SOI 기판도 적용할 수 있다.
반도체층(130)은 반도체 기판(108)으로부터 분리되어, 실시형태 1에서 개시하는 바와 같이 생산성이 우수한 적[0120]
합한 광 조사 처리를 하고 있기 때문에, 결정 결함이 저감된 반도체층(130)이다.
반도체층(130)에는 n 채널형 전계 효과 트랜지스터 및 p 채널형 전계 효과 트랜지스터의 형성 영역에 맞추어서,[0121]
붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물을 첨가하는 것이 바람직하다. 즉, n
채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 p형 불순물을 첨가하고, p 채널형 전계 효과 트랜지스터
의 형성 영역에 대응하여 n형 불순물을 첨가하여, 소위 웰영역을 형성한다. 불순물 이온의 도즈량은 1×
10
12
ions/㎠부터 1×10
14
ions/㎠ 정도로 하면 좋다. 또, 전계 효과 트랜지스터의 임계치 전압을 제어하는 경우
에는 이들의 웰영역에 p형 또는 n형 불순물을 첨가하면 좋다.
반도체층(130)을 에칭하여, 반도체 소자의 배치에 맞추어 섬 형상으로 분리한 반도체층(205, 206)을 형성한다[0122]
(도 5b 참조).
반도체층상의 산화막을 제거하여, 반도체층(205, 206)을 덮는 게이트 절연층(207)을 형성한다. [0123]
게이트 절연층(207)은 산화규소, 또는 산화규소와 질화규소의 적층 구조로 형성하면 좋다. 게이트 절연층(20[0124]
7)은 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적시키는 것으로 형성하여도 좋고, 플라즈마 처리에 의
한 고상 산화 또는 고상질화로 형성하면 좋다. 반도체층을, 플라즈마 처리에 의해 산화 또는 질화함으로써 형
성하는 게이트 절연층은 상당히 치밀하고 절연 내압이 높아 신뢰성이 우수하기 때문이다.
또한, 게이트 절연층(207)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료[0125]
를 사용하여도 좋다. 게이트 절연층(207)에 고유전율 재료를 사용함으로써, 게이트 리크 전류를 저감할 수 있
다.
게이트 절연층(207)상에 게이트 전극층(208) 및 게이트 전극층(209)을 형성한다(도 5c 참조). 게이트 전극층[0126]
(208, 209)은 스퍼터링법, 증착법, CVD법 등의 수법에 의해 형성할 수 있다. 게이트 전극층(208, 209)은 탄탈
(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오듐(Nd)으로부터 선택된
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원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 게이트 전극층
(208, 209)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을
사용하여도 좋다.
반도체층(206)을 덮는 마스크(211)를 형성한다. 마스크(211) 및 게이트 전극층(208)을 마스크로 하여, n형을[0127]
부여하는 불순물 원소(210)를 첨가하여, 제 1 n형 불순물 영역(212a, 212b)을 형성한다(도 5d 참조). 본 실시
형태에서는 불순물 원소를 포함하는 도핑 가스로서 포스핀(PH3)을 사용한다. 여기에서는 제 1 n형 불순물 영역
(212a, 212b)에, n형을 부여하는 불순물 원소가 1×10
17
내지 5×10
18
/㎤ 정도의 농도로 포함되도록 첨가한다.
본 실시형태에서는 n형을 부여하는 불순물 원소로서 인(P)을 사용한다.
다음에, 반도체층(205)을 덮는 마스크(214)를 형성한다. 마스크(214), 게이트 전극층(209)을 마스크로 하여 p[0128]
형을 부여하는 불순물 원소(213)를 첨가하여, 제 1 p형 불순물 영역(215a), 제 1 p형 불순물 영역(215b)을 형성
한다(도 5e 참조). 본 실시형태에서는 불순물 원소로서 붕소(B)를 사용하기 때문에, 불순물 원소를 포함하는
도핑 가스로서는 디보란(B2H6) 등을 사용한다.
마스크(214)를 제거하여, 게이트 전극층(208, 209)의 측면에 사이드월 구조의 측벽 절연층(216a 내지 216d), 게[0129]
이트 절연층(233a, 233b)을 형성한다(도 6a 참조). 측벽 절연층(216a 내지 216d)은 게이트 전극층(208, 209)
을 덮는 절연층을 형성한 후, 이것을 RIE(Reactive ion etching: 반응성 이온 에칭)법에 의한 이방성의 에칭에
의해서 가공하여, 게이트 전극층(208, 209)의 측벽에 자기정합적으로 사이드월 구조의 측벽 절연층(216a 내지
216d)을 형성하면 좋다. 여기에서, 절연층에 관해서 특별히 한정은 없고, TEOS(Tetra-Ethyl-Ortho-Silicate)
또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화규소인 것이 바람직하다.
절연층은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의해서 형성할 수 있다.
게이트 절연층(233a, 233b)은 게이트 전극층(208, 209), 및 측벽 절연층(216a 내지 216d)을 마스크로 하여 게이
트 절연층(207)을 에칭하여 형성할 수 있다.
또한, 본 실시형태에서는 절연층을 에칭할 때, 게이트 전극층상의 절연층을 제거하여, 게이트 전극층을 노출시[0130]
키지만, 절연층을 게이트 전극층상에 남기는 형상에 측벽 절연층(216a 내지 216d)을 형성하여도 좋다. 또한,
후공정에서 게이트 전극층상에 보호막을 형성하여도 좋다. 이와 같이 게이트 전극층을 보호함으로써, 에칭 가
공할 때, 게이트 전극층의 막 감소를 막을 수 있다. 또한, 소스 영역 및 드레인 영역에 실리사이드를 형성하는
경우, 실리사이드 형성시에 성막하는 금속막과 게이트 전극층이 접하지 않기 때문에, 금속막의 재료와 게이트
전극층의 재료가 반응하기 쉬운 재료이어도, 화학 반응이나 확산 등의 불량을 방지할 수 있다. 에칭 방법은 드
라이 에칭법이어도 웨트 에칭법이어도 좋고, 여러 가지의 에칭방법을 이용할 수 있다. 본 실시형태에서는 드라
이 에칭법을 이용한다. 에칭용 가스로서는 Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6
또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절하게 사용할 수 있다.
다음에 반도체층(206)을 덮는 마스크(218)를 형성한다. 마스크(218), 게이트 전극층(208), 측벽 절연층(216a,[0131]
216b)을 마스크로 하여 n형을 부여하는 불순물 원소(217)를 첨가하여, 제 2 n형 불순물 영역(219a, 219b), 제 3
n형 불순물 영역(220a, 220b)이 형성된다. 본 실시형태에서는 불순물 원소를 포함하는 도핑가스로서 PH3를 사
용한다. 여기에서는 제 2 n형 불순물 영역(219a, 219b)에 n형을 부여하는 불순물 원소가 5×10
19
내지 5×10
20
/
㎤ 정도의 농도로 포함되도록 첨가한다. 또한, 반도체층(205)에 채널 형성 영역(221)이 형성된다(도 6b 참조).
제 2 n형 불순물 영역(219a), 제 2 n형 불순물 영역(219b)은 고농도 n형 불순물 영역이고, 소스, 드레인으로서[0132]
기능한다. 한편, 제 3 n형 불순물 영역(220a, 220b)은 저농도 불순물 영역이고, LDD(Lightly Doped Drain) 영
역이 된다. 제 3 n형 불순물 영역(220a, 220b)은 게이트 전극층(208)에 덮이지 않는 Loff 영역에 형성되기 때
문에, 오프 전류를 저감하는 효과가 있다. 이 결과, 또 신뢰성이 높고, 저소비전력의 반도체 장치를 제작하는
것이 가능하다.
마스크(218)를 제거하여, 반도체층(205)을 덮는 마스크(223)를 형성한다. 마스크(223), 게이트 전극층(209),[0133]
측벽 절연층(216c, 216d)을 마스크로 하여, p형을 부여하는 불순물 원소(222) 첨가하여, 제 2 p형 불순물 영역
(224a, 224b), 제 3 p형 불순물 영역(225a, 225b)을 형성한다.
제 2 p형 불순물 영역(224a, 224b)에 p형을 부여하는 불순물 원소가 1×10
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내지 5×10
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/㎤ 정도의 농도로 포[0134]
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함되도록 첨가한다. 본 실시형태에서는 제 3 p형 불순물 영역(225a, 225b)은 측벽 절연층(216c, 216d)에 의해,
자기정합적으로 제 2 p형 불순물 영역(224a, 224b)보다 저농도가 되도록 형성한다. 또한, 반도체층(206)에 채
널 형성 영역(226)이 형성된다(도 6c 참조).
제 2 p형 불순물 영역(224a, 224b)은 고농도 p형 불순물 영역이고, 소스, 드레인으로서 기능한다. 한편, 제 3[0135]
p형 불순물 영역(225a, 225b)은 저농도 불순물 영역이고, LDD(Lightly Doped Drain)영역이 된다. 제 3 p형 불
순물 영역(225a, 225b)은 게이트 전극층(209)에 덮이지 않는 Loff 영역에 형성되기 때문에, 오프 전류를 저감하
는 효과가 있다. 이 결과, 또 신뢰성이 높고, 저소비전력의 반도체 장치를 제작하는 것이 가능하다.
마스크(223)를 제거하고, 불순물 원소를 활성화하기 위해서 가열 처리, 강광의 조사, 또는 레이저광의 조사를[0136]
하여도 좋다. 활성화와 동시에 게이트 절연층에 대한 플라즈마 데미지나 게이트 절연층과 반도체층의 계면에
대한 플라즈마 데미지를 회복할 수 있다.
이어서, 게이트 전극층, 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시형태에서는 보호막이 되는 수[0137]
소를 포함하는 절연막(227)과, 절연층(228)의 적층 구조로 한다. 절연막(227)과 절연층(228)은 스퍼터법, 또는
플라즈마 CVD를 사용한 질화규소막, 질화산화규소막, 산화질화규소막, 산화규소막이어도 좋고, 다른 규소를 포
함하는 절연막을 단층 또는 3층 이상의 적층 구조로 하여 사용하여도 좋다.
또, 질소 분위기 중에서, 300 내지 550℃로 1 내지 12시간의 열 처리를 하여, 반도체층을 수소화하는 공정을 한[0138]
다. 바람직하게는 400 내지 500℃로 한다. 이 공정은 층간 절연층인 절연막(227)에 포함되는 수소에 의해 반
도체층의 댕글링 본드를 종단하는 공정이다. 본 실시형태에서는 410℃로 1시간 가열 처리를 한다.
절연막(227), 절연층(228)으로서는 그 외에 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소[0139]
함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드라이크카본(DLC), 질소 함유 탄소
(CN) 그 밖의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산 수지를
사용하여도 좋다. 또, 실록산 수지는 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은 실리콘(Si)과 산소
(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기,
아릴기)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 포함하는
유기기와, 플루오로기를 사용하여도 좋다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는 폴리
이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 폴리실라잔을 사용할 수 있다.
평탄성이 좋은 도포법에 의해서 이루어지는 도포막을 사용하여도 좋다.
절연막(227), 절연층(228)은 딥, 스프레이 도포, 닥터나이프, 롤코터, 커튼코터, 나이프코터, CVD법, 증착법 등[0140]
을 채용할 수 있다. 액적토출법에 의해 절연막(227), 절연층(228)을 형성하여도 좋다. 액적토출법을 이용한
경우에는 재료액을 절약할 수 있다. 또한, 액적토출법과 같이 패턴이 전사, 또는 묘사할 수 있는 방법, 예를
들면 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
이어서, 레지스트로 이루어지는 마스크를 사용하여 절연막(227), 절연층(228)에 반도체층에 도달하는 콘택트홀[0141]
(개구)을 형성한다. 에칭은 사용하는 재료의 선택비에 의해서, 일회 행하여도 복수회 행하여도 좋다. 에칭에
의해서, 절연막(227), 절연층(228)을 부분적으로 제거하고, 소스 영역 또는 드레인 영역인 제 2 n형 불순물 영
역(219a, 219b), 제 2 p형 불순물 영역(224a, 224b)에 도달하는 개구를 형성한다. 에칭은 웨트 에칭이어도 드
라이 에칭이어도 좋고, 양쪽을 사용하여도 좋다. 웨트 에칭의 에천트는 불소수소암모늄 및 플루오르화암모늄을
포함하는 혼합 용액과 같은 플루오르화 수소산계의 용액을 사용하면 좋다. 에칭용 가스로서는 Cl2, BCl3, SiCl4
또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절하게
사용할 수 있다. 또한 사용하는 에칭용 가스에 불활성 기체를 첨가하여도 좋다. 첨가하는 불활성 원소로서는
He, Ne, Ar, Kr, Xe로부터 선택된 1종 또는 복수종의 원소를 사용할 수 있다.
개구를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으[0142]
로 접속하는 소스 전극층 또는 드레인 전극층으로서 기능하는 배선층(229a, 229b, 230a, 230b)을 형성한다. 배
선층은 PVD법, CVD법, 증착법 등에 의해 도전막을 성막한 후, 원하는 형상으로 에칭하여 형성할 수 있다.
또한, 액적토출법, 인쇄법, 전해도금법 등에 의해, 소정의 장소에 선택적으로 도전층을 형성할 수 있다. 또는
리플로법, 상감법을 이용하여도 좋다. 배선층의 재료는 Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd,
Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그 합금, 또는 그 질화물을 사용하여 형성한다. 또한, 이들의
적층 구조로 하여도 좋다.
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이상의 공정에서 CMOS 구조의 n 채널형 박막 트랜지스터인 박막 트랜지스터(231) 및 p 채널형 박막 트랜지스터[0143]
인 박막 트랜지스터(232)를 포함하는 반도체 장치를 제작할 수 있다(도 6d 참조). 도시하지 않지만, 본 실시형
태는 CMOS 구조이기 때문에, 박막 트랜지스터(231)와 박막 트랜지스터(232)는 전기적으로 접속하고 있다.
본 실시형태에 한정되지 않고, 박막 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조이어도 좋[0144]
고, 두 개 형성되는 더블 게이트 구조 또는 세 개 형성되는 트리플 게이트 구조이어도 좋다.
이상과 같이 본 실시형태에 있어서, 생산성이 우수한 적합한 광 조사 처리에 의해서, 결정 결함이 저감된 반도[0145]
체층을 갖는 SOI 기판을 사용하여 고성능의 반도체 장치를 수율 좋게 제작할 수 있다.
(실시형태 3)[0146]
본 실시형태에서는 고성능의 반도체 장치로서 표시 기능을 갖는 반도체 장치(액정 표시 장치라고도 함)를 수율[0147]
좋게 생산하는 것을 목적으로 한 반도체 장치의 제작 방법의 예를 도 7을 사용하여 설명한다. 자세하게는 표시
소자에 액정 표시 소자를 사용하는 액정 표시 장치에 관해서 설명한다.
도 7a는 본 발명의 1형태인 반도체 장치의 평면도이고, 도 7b는 도 7a 선 C-D에서의 단면도이다. [0148]
도 7a에서 도시하는 바와 같이, 화소 영역(306), 주사선 구동 회로인 구동 회로 영역(304a), 구동 회로 영역[0149]
(304b)이 씰(seal)재(392)에 의해서, 지지 기판(310)과 대향 기판(395)의 사이에 밀봉되고, 지지 기판(310)상에
드라이버 IC에 의해서 형성된 신호선 구동 회로인 구동 회로 영역(307)이 형성되어 있다. 화소 영역(306)에는
트랜지스터(375) 및 용량 소자(376)가 형성되고, 구동 회로 영역(304b)에는 트랜지스터(373) 및 트랜지스터
(374)를 갖는 구동 회로가 형성되어 있다. 본 실시형태의 반도체 장치에 있어서도 실시형태 1에서 개시하는 본
발명을 사용한 고성능의 SOI 기판을 적용한다.
화소 영역(306)에는 블로킹층(311), 절연층(314), 보호층(313)상에 스위칭 소자가 되는 트랜지스터(375)가 형성[0150]
되어 있다. 본 실시형태에서는 트랜지스터(375)에 멀티게이트형 박막 트랜지스터(TFT)를 사용하여, 소스 영역
및 드레인 영역으로서 기능하는 불순물 영역을 갖는 반도체층, 게이트 절연층, 2층의 적층 구조인 게이트 전극
층, 소스 전극층 및 드레인 전극층을 갖고, 소스 전극층 또는 드레인 전극층은 반도체층의 불순물 영역과 화소
전극층이라고도 불리는 표시 소자에 사용하는 전극층(320)에 접하여 전기적으로 접속하고 있다.
반도체층 중의 불순물 영역은 그 농도를 제어함으로써 고농도 불순물 영역 및 저농도 불순물 영역으로 할 수 있[0151]
다. 이와 같이 저농도 불순물 영역을 갖는 박막 트랜지스터를, LDD(Light doped drain) 구조라고 부른다. 또
한 저농도 불순물 영역은 게이트 전극과 겹치도록 형성할 수 있고, 이러한 박막 트랜지스터를, GOLD(Gate
Overlapped LDD) 구조라고 부른다. 또한 박막 트랜지스터의 극성은 불순물 영역에 인(P) 등을 사용함으로써 n
형으로 한다. p형으로 하는 경우는 붕소(B) 등을 첨가하면 좋다. 그 후, 게이트 전극 등을 덮는 절연막(317)
및 절연막(318)을 형성한다.
또 평탄성을 높이기 위해서, 층간 절연막으로서 절연막(319)을 형성한다. 절연막(319)에는 유기 재료, 또는 무[0152]
기 재료, 또는 이들의 적층 구조를 사용할 수 있다. 예를 들면 산화규소, 질화규소, 산화질화규소, 질화산화규
소, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄 또는 산화알루
미늄, 다이아몬드라이크카본(DLC), 폴리실라잔, 질소 함유 탄소(CN), PSG(인유리), BPSG(인붕소유리),
알루미나, 그 밖의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 유기 절연
성 재료를 사용하여도 좋고, 유기 재료로서는 감광성, 비감광성 어느 쪽이나 좋고, 폴리이미드, 아크릴, 폴리아
미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 실록산 수지 등을 사용할 수 있다.
반도체 소자에 사용하는 반도체층을, 본 발명을 사용한 실시형태 1과 같이 형성하기 때문에, 단결정 반도체 기[0153]
판으로부터 분리한 단결정 반도체층으로 할 수 있고, 화소 영역과 구동 회로 영역을 동일 기판상에 일체 형성할
수 있다. 이 경우, 화소 영역(306)의 트랜지스터와, 구동 회로 영역(304b)의 트랜지스터는 동시에 형성된다.
물론, 구동 회로 영역(307)도 마찬가지로 동일 기판상에 일체 형성하여도 좋다. 구동 회로 영역(304b)에 사용
하는 트랜지스터는 CMOS 회로를 구성한다. CMOS 회로를 구성하는 박막 트랜지스터는 GOLD 구조이지만, 트랜지
스터(375)와 같은 LDD 구조를 사용할 수도 있다.
다음에, 표시 소자에 사용하는 전극층(320) 및 절연막(319)을 덮도록, 인쇄법이나 액적토출법에 의해, 배향막으[0154]
로서 기능하는 절연층(381)을 형성한다. 또, 절연층(381)은 스크린 인쇄법이나 오프셋 인쇄법을 이용하면, 선
택적으로 형성할 수 있다. 그 후, 러빙 처리를 한다. 이 러빙 처리는 액정의 모드, 예를 들면 VA 모드일 때에
는 처리를 행하지 않을 때가 있다. 배향막으로서 기능하는 절연층(383)도 절연층(381)과 같다. 계속해서, 씰
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재(392)를 액적토출법에 의해 화소를 형성한 주변의 영역에 형성한다.
그 후, 배향막으로서 기능하는 절연층(383), 대향 전극층이라고도 불리는 표시 소자에 사용하는 전극층(384),[0155]
컬러 필터로서 기능하는 착색층(385), 및 편광자(391; 편광판이라고도 함)가 형성된 대향 기판(395)과, TFT 기
판인 지지 기판(310)을 스페이서(387)를 통해서 접합하고, 그 공극에 액정층(382)을 형성한다. 본 실시형태의
반도체 장치는 투과형이기 때문에, 지지 기판(310)의 소자를 갖는 면과 반대측에도 편광자(393; 편광판)를 형성
한다. 편광자와 착색층의 적층 구조도 도 7에 한정되지 않고, 편광자 및 착색층의 재료나 제작 공정 조건에 의
해서 적절하게 설정하면 좋다. 편광자는 접착층에 의해서 기판에 형성할 수 있다. 씰재에는 충전제가 혼입되
어 있어도 좋고, 또 대향 기판(395)에는 차폐막(블랙 매트릭스) 등이 형성되어 있어도 좋다. 또, 컬러 필터 등
은 액정 표시 장치를 풀 컬러 표시로 하는 경우, 적색(R), 녹색(G), 청색(B)을 나타내는 재료로부터 형성하면
좋고, 모노 컬러 표시로 하는 경우, 착색층을 없애거나, 또는 적어도 하나의 색을 나타내는 재료로부터 형성하
면 좋다. 또한, 반도체 장치의 시인측, 반사 방지 기능을 갖는 반사 방지막을 형성하여도 좋다. 편광판과, 액
정층의 사이에 위상차판을 갖은 상태로 적층하여도 좋다.
또, 백 라이트에 RGB의 발광 다이오드(LED) 등을 배치하고, 시분할에 의해 컬러 표시하는 계시가법혼색법(필드[0156]
시퀀셜법)을 채용할 때에는 컬러 필터를 형성하지 않는 경우가 있다. 블랙 매트릭스는 트랜지스터나 CM0S 회로
의 배선에 의한 외광의 반사를 저감하기 위해서, 트랜지스터나 CM0S 회로와 겹치도록 형성하면 좋다. 또, 블랙
매트릭스는 용량 소자에 겹치도록 형성하여도 좋다. 용량 소자를 구성하는 금속막에 의한 반사를 방지할 수 있
기 때문이다.
액정층을 형성하는 방법으로서, 디스펜서식(적하식)이나, 소자를 갖는 지지 기판(310)과 대향 기판(395)을 접합[0157]
하고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 이용할 수 있다. 적하법은 주입법을 적용하기 어
려운 대형 기판을 취급할 때에 적용하면 좋다.
스페이서는 수㎛의 입자를 살포하여 형성하는 방법이어도 좋지만, 본 실시형태에서는 기판 전면에 수지막을 형[0158]
성한 후 이것을 에칭 가공하여 형성하는 방법을 채용한다. 이와 같은 스페이서의 재료를 스피너로 도포한 후,
노광과 현상 처리에 의해서 소정의 패턴으로 형성한다. 또 클린 오븐 등으로 150 내지 200℃로 가열하여 경화
시킨다. 이렇게 하여 제작되는 스페이서는 노광과 현상 처리의 조건에 의해서 형상을 다르게 할 수 있지만, 바
람직하게는 스페이서의 형상은 기둥형으로 정상부가 평탄한 형상이 되도록 하면, 대향측의 기판을 접합하였을
때에 반도체 장치로서의 기계적인 강도를 확보할 수 있다. 스페이서의 형상은 원추형, 각추형 등도 사용할 수
있고, 특별한 한정은 없다.
계속해서, 화소 영역과 전기적으로 접속되어 있는 단자 전극층(378)에, 이방성 도전체층(396)을 통해서, 접속용[0159]
배선 기판인 FPC(394)를 형성한다. FPC(394)는 외부로부터의 신호나 전위를 전달하는 역할을 한다. 상기 공정
을 거쳐서, 표시 기능을 갖는 반도체 장치를 제작할 수 있다.
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에서 개시한 바와 같이, 반도체 기판으로부터 분리되어, 절[0160]
연 표면을 갖는 지지 기판에 접합된 반도체층에, 파장 365nm 이상 700nm 이하의 광을 사용하여 반도체층에 광
조사를 하여, 광을 조사하는 반도체층의 막 두께 d(nm)가, 광의 파장을 λ(nm), 반도체층의 굴절율을 n, m을 1
이상의 자연수(m=1,2,3,4···), 0≤α≤10으로 하면, d=λ/2n×m±α(nm)를 만족시키도록 한다. 본 발명을
사용하면, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 광을, 반도체층의 광 흡수율이 큰 최적의
조건으로 반도체층에 조사할 수 있다. 따라서, 결정 결함이 저감된 반도체층을 갖는 SOI 기판을 사용할 수 있
다.
따라서, 고성능의 반도체 장치를 수율 좋게 제작할 수 있다. [0161]
(실시형태 4)[0162]
본 발명을 적용하여 발광 소자를 갖는 반도체 장치를 형성할 수 있지만 상기 발광 소자로부터 발생하는 광은 하[0163]
면 방사, 상면 방사, 양면 방사의 어느 하나를 행한다. 본 실시형태에서는 하면 방사형, 양면 방사형, 상면 방
사형의 고성능의 반도체 장치로서 표시 기능을 갖는 반도체 장치(표시 장치, 발광 장치라고도 함)를 수율 좋게
생산하는 것을 목적으로 한 반도체 장치의 제작 방법의 예를, 도 8, 도 9, 도 10을 사용하여 설명한다.
도 8의 반도체 장치는 화살 표시의 방향으로 하면 사출하는 구조이다. 도 8에 있어서, 도 8a는 반도체 장치의[0164]
평면도이고, 도 8b는 도 8a에 있어서 선 E-F의 단면도이다. 도 8에 있어서 반도체 장치는 외부 단자 접속 영역
(252), 밀봉 영역(253), 구동 회로 영역(254), 화소 영역(256)을 갖고 있다.
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도 8에 도시하는 반도체 장치는 소자 기판(600), 박막 트랜지스터(655), 박막 트랜지스터(677), 박막 트랜지스[0165]
터(667), 박막 트랜지스터(668), 제 1 전극층(685)과 발광층(688)과 제 2 전극층(689)을 포함하는 발광 소자
(690), 충전재(693), 씰재(692), 블로킹층(601), 절연층(604), 산화막(603), 게이트 절연층(675), 절연막
(607), 절연막(665), 절연층(686), 밀봉 기판(695), 배선층(679), 단자 전극층(678), 이방성 도전층(696),
FPC(694)에 의해서 구성되어 있다. 반도체 장치는 외부 단자 접속 영역(252), 밀봉 영역(253), 구동 회로 영역
(254), 화소 영역(256)을 갖고 있다. 충전재(693)는 액상의 조성물의 상태로, 적하법에 의해서 형성할 수
있다. 적하법에 의해서 충전재가 형성된 소자 기판(600)과 밀봉 기판(695)을 접합하여 반도체 장치(발광 표시
장치)를 밀봉한다.
도 8의 반도체 장치에 있어서, 제 1 전극층(685)은 발광 소자(690)로부터 사출하는 광을 투과할 수 있도록, 투[0166]
광성을 갖는 도전성 재료를 사용하고, 한편 제 2 전극층(689)은 발광 소자(690)로부터 사출하는 광을 반사하는
반사성을 갖는 도전성 재료를 사용하여 형성한다.
제 2 전극층(689)으로서는 반사성을 가지면 좋기 때문에, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰[0167]
리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용하면 좋다. 바람직
하게는 가시광의 영역에서 반사성이 높은 물질을 사용하는 것이 좋고, 본 실시형태에서는 알루미늄막을 사용한
다.
제 1 전극층(685)에, 구체적으로는 투광성을 갖는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산[0168]
화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물,
산화티타늄을 포함하는 인듐석산화물 등을 사용할 수 있다. 물론, 인듐석산화물(ITO), 인듐아연산화물(IZO),
산화규소를 첨가한 인듐석산화물(ITSO) 등도 사용할 수 있다.
도 9의 반도체 장치는 화살 표시의 방향으로 상면 사출하는 구조이다. 도 9에 도시하는 반도체 장치는 소자 기[0169]
판(1600), 박막 트랜지스터(1655), 박막 트랜지스터(1665), 박막 트랜지스터(1675), 박막 트랜지스터(1685), 배
선층(1624), 제 1 전극층(1617), 발광층(1619), 제 2 전극층(1620), 발광 소자(1605), 보호막(1621), 충전재
(1622), 씰재(1632), 블로킹층(1601), 절연층(1604), 산화막(1603), 게이트 절연층(1610), 절연막(1611), 절연
막(1612), 절연층(1614), 밀봉 기판(1625), 배선층(1633), 단자 전극층(1681), 이방성 도전층(1682),
FPC(1683)에 의해서 구성되어 있다.
도 9에 있어서 반도체 장치는 외부 단자 접속 영역(282), 밀봉 영역(283), 구동 회로 영역(284), 화소 영역[0170]
(286)을 갖고 있다. 도 9의 반도체 장치는 제 1 전극층(1617)의 아래에, 반사성을 갖는 금속층인 배선층(162
4)을 형성한다. 배선층(1624)의 위에 투명 도전막인 제 1 전극층(1617)을 형성한다. 배선층(1624)으로서는 반
사성을 가지면 좋기 때문에, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘,
칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용하면 좋다. 바람직하게는 가시광의 영역에서 반
사성이 높은 물질을 사용하는 것이 좋다. 또한, 제 1 전극층(1617)에도 도전막을 사용하여도 좋고, 그 경우,
반사성을 갖는 배선층(1624)은 형성하지 않아도 좋다.
제 1 전극층(1617) 및 제 2 전극층(1620)에, 구체적으로는 투광성을 갖는 도전성 재료로 이루어지는 투명 도전[0171]
막을 사용하면 좋고, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티탄을
포함하는 인듐산화물, 산화티타늄을 포함하는 인듐석산화물 등을 사용할 수 있다. 물론, 인듐석산화물(ITO),
인듐아연산화물(IZO), 산화규소를 첨가한 인듐석산화물(ITSO) 등도 사용할 수 있다.
또한, 투광성을 갖지 않는 금속막과 같은 재료이어도 막 두께를 얇게(바람직하게는 5nm 내지 30nm 정도의 두께)[0172]
하여 광을 투과 가능한 상태로 하여 두는 것으로, 제 1 전극층(1617), 제 2 전극층(1620)으로부터 광을 방사하
는 것이 가능해진다. 또한, 제 1 전극층(1617), 제 2 전극층(1620)에 사용할 수 있는 금속박막으로서는
티타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막
등을 사용할 수 있다.
도 10에 도시하는 반도체 장치는 소자 기판(1300), 박막 트랜지스터(1355), 박막 트랜지스터(1365), 박막 트랜[0173]
지스터(1375), 박막 트랜지스터(1385), 제 1 전극층(1317), 발광층(1319), 제 2 전극층(1320), 발광 소자
(1305), 보호막(1321), 충전재(1322), 씰재(1332), 블로킹층(1301), 절연층(1304), 산화막(1303), 게이트 절연
층(1310) 절연막(1311), 절연막(1312), 절연층(1314), 밀봉 기판(1325), 배선층(1333), 단자 전극층(1381), 이
방성 도전층(1382), FPC(1383)에 의해서 구성되어 있다. 반도체 장치는 외부 단자 접속 영역(272), 밀봉 영역
(273), 구동 회로 영역(274), 화소 영역(276)을 갖고 있다.
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도 10의 반도체 장치는 양면 방사형이고, 화살 표시의 방향에 소자 기판(1300) 측으로부터도, 밀봉 기판(1325)[0174]
측으로부터도 광을 방사하는 구조이다. 따라서, 제 1 전극층(1317) 및 제 2 전극층(1320)으로서 투광성 전극층
을 사용한다.
본 실시형태에 있어서는 투광성 전극층인 제 1 전극층(1317) 및 제 2 전극층(1320)에, 구체적으로는 투광성을[0175]
갖는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐
을 포함하는 인듐아연산화물, 산화티탄을 포함하는 인듐산화물, 산화티탄을 포함하는 인듐석산화물 등을 사용할
수 있다. 물론, 인듐석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐석산화물(ITSO) 등도 사용할
수 있다.
또한, 투광성을 갖지 않는 금속막과 같은 재료이어도 막 두께를 얇게(바람직하게는 5nm 내지 30nm 정도의 두께)[0176]
하여 광을 투과 가능한 상태로 하여 두는 것으로, 제 1 전극층(1317) 및 제 2 전극층(1320)으로부터 광을 방사
하는 것이 가능해진다. 또한, 제 1 전극층(1317) 및 제 2 전극층(1320)에 사용할 수 있는 금속박막으로서는 티
타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막
등을 사용할 수 있다.
이상과 같이, 도 10의 반도체 장치는 발광 소자(1305)로부터 방사되는 광이, 제 1 전극층(1317) 및 제 2 전극층[0177]
(1320) 양쪽을 통과하여, 양면으로부터 광을 방사하는 구성이 된다.
발광 소자를 사용하여 형성하는 반도체 장치의 화소는 단순 매트릭스 방식, 또는 액티브 매트릭스 방식으로 구[0178]
동할 수 있다. 또한, 디지털 구동, 아날로그 구동 어느 쪽이나 적용 가능하다.
밀봉 기판에 컬러 필터(착색층)를 형성하여도 좋다. 컬러 필터(착색층)는 증착법이나 액적토출법에 의해서 형[0179]
성할 수 있고, 컬러 필터(착색층)를 사용하면, 고세밀한 표시를 할 수도 있다. 컬러 필터(착색층)에 의해, 각
RGB의 발광 스펙트럼에 있어서 편평한 피크가 날카로운 피크가 되도록 보정할 수 있기 때문이다.
단색의 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 할 수 있다.[0180]
컬러 필터(착색층)나 색 변환층은 예를 들면 밀봉 기판에 형성하고, 소자 기판에 접합하면 좋다.
물론 단색 발광의 표시를 하여도 좋다. 예를 들면, 단색 발광을 사용하여 에어리어 컬러 타입의 반도체 장치를[0181]
형성하여도 좋다. 에어리어 컬러 타입은 패시브 매트릭스형의 표시부가 적합하고, 주로 문자나 기호를 표시할
수 있다.
단결정 반도체층을 사용함으로써, 화소 영역과 구동 회로 영역을 동일 기판상에 일체 형성할 수 있다. 이[0182]
경우, 화소 영역의 트랜지스터와, 구동 회로 영역의 트랜지스터는 동시에 형성된다.
도 8 내지 도 10에 도시하는 본 실시형태의 반도체 장치에 형성되는 트랜지스터는 실시형태 2에서 개시한 트랜[0183]
지스터와 같이 제작할 수 있다.
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에서 개시한 바와 같이, 반도체 기판으로부터 분리되어, 절[0184]
연 표면을 갖는 지지 기판에 접합된 반도체층에, 파장 365nm 이상 700nm 이하의 광을 사용하여 반도체층에 광
조사를 하고, 또한, 광을 조사하는 반도체층의 막 두께 d(nm)가, 광의 파장을 λ(nm), 반도체층의 굴절율을 n,
m을 1이상의 자연수(m=1,2,3,4···), 0≤α≤10으로 하면, d=λ/2n×m±α(nm)를 만족시키도록 한다. 본 발
명을 사용하면, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 광을, 반도체층의 광 흡수율이 큰 최
적의 조건으로 반도체층에 조사할 수 있다. 따라서, 결정 결함이 저감된 반도체층을 갖는 SOI 기판을 사용할
수 있다.
따라서, 고성능의 반도체 장치를 수율 좋게 제작할 수 있다. [0185]
본 실시형태는 상기한 실시형태 1과 적절하게 조합할 수 있다. [0186]
(실시형태 5)[0187]
본 실시형태에서는 고성능의 반도체 장치로서 표시 기능을 갖는 반도체 장치(표시 장치, 발광 장치라고도 함)의[0188]
예에 관해서 설명한다. 자세하게는 표시 소자에 발광 소자를 사용하는 발광 표시 장치에 관해서 설명한다.
본 실시형태에서는 본 발명의 표시 장치의 표시 소자로서 적용할 수 있는 발광 소자의 구성을 도 13을 사용하여[0189]
설명한다.
도 13은 발광 소자의 소자 구조이고, 제 1 전극층(870)과 제 2 전극층(850)의 사이에, EL층(860)이 끼워져 있는[0190]
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발광 소자이다. EL층(860)은 도시한 바와 같이, 제 1 층(804), 제 2 층(803), 제 3 층(802)으로 구성되어 있
다. 도 13에 있어서 제 2 층(803)은 발광층이고, 제 1 층(804) 및 제 3 층(802)은 기능층이다.
제 1 층(804)은 제 2 층(803)에 정공(홀)을 수송하는 기능을 하는 층이다. 도 13에서는 제 1 층(804)에 포함되[0191]
는 정공 주입층은 정공 주입성이 높은 물질을 포함하는 층이다. 몰리브덴산화물이나 바나듐산화물, 루테늄산화
물, 텅스텐산화물, 망간산화물 등을 사용할 수 있다. 이밖에, 프탈로시아닌(약칭: H2Pc)이나 구리프탈로시아닌
(CuPc) 등의 프탈로시아닌계의 화합물, 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약칭: DPAB),
4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페닐1-N-페닐아미노)비페닐(약칭: DNTPD) 등의 방향족 아민 화합
물, 또는 폴리(에틸렌디옥시티오펜)/폴리(스티렌술폰산; PEDOT/PSS) 등의 고분자 등에 의해서도 제 1 층(804)을
형성할 수 있다.
또한, 정공 주입층으로서, 유기 화합물과 무기 화합물을 복합하여 이루어지는 복합 재료를 사용할 수 있다. 특[0192]
히, 유기 화합물과, 유기 화합물에 대하여 전자수용성을 나타내는 무기 화합물을 포함하는 복합 재료는 유기 화
합물과 무기 화합물의 사이에서 전자의 수수가 행하여져, 캐리어 밀도가 증대하기 때문에, 정공 주입성, 정공
수송성이 우수하다.
또한, 정공 주입층으로서 유기 화합물과 무기 화합물을 복합하여 이루어지는 복합 재료를 사용한 경우, 전극층[0193]
과 옴접촉을 하는 것이 가능해지기 때문에, 일함수에 관계없이 전극층을 형성하는 재료를 선택할 수 있다.
복합 재료에 사용하는 무기 화합물로서는 전이금속의 산화물인 것이 바람직하다. 또한 원소 주기표에서의 제 4[0194]
족 내지 제 8 족에 속하는 금속의 산화물을 들 수 있다. 구체적으로는 산화바나듐, 산화니오브, 산화탄탈, 산
화크롬, 산화몰리브덴, 산화텅스텐, 산화망간, 산화루테늄은 전자수용성이 높기 때문에 바람직하다. 그 중에서
도 특히, 산화몰리브덴은 대기 중에서 안정되고, 흡습성이 낮고, 취급하기 쉽기 때문에 바람직하다.
복합 재료에 사용하는 유기 화합물로서는 방향족 아민 화합물, 카르바졸 유도체, 방향족 탄화수소, 고분자 화합[0195]
물(올리고머, 덴드리머, 중합체 등) 등, 여러 가지의 화합물을 사용할 수 있다. 또, 복합 재료에 사용하는 유
기 화합물로서는 정공 수송성이 높은 유기 화합물인 것이 바람직하다. 구체적으로는 10
-6
㎠/Vs 이상의 정공 이
동도를 갖는 물질인 것이 바람직하다. 단, 전자보다도 정공의 수송성이 높은 물질이면, 이들 외의 것을 사용하
여도 좋다. 이하에서는 복합 재료에 사용할 수 있는 유기 화합물을 구체적으로 열거한다.
예를 들면, 방향족 아민 화합물로서는 N,N'-디(p-톨릴)-N,N'-디페닐-p-페닐렌디아민(약칭: DTDPPA), 4,4'-비스[0196]
[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약칭: DPAB), 4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페
닐}-N-페닐아미노)비페닐(약칭: DNTPD), 1,3,5-트리스[N-(4-디페닐아미노페닐)-N-페닐아미노]벤젠(약칭: DPA3B)
등을 들 수 있다.
복합 재료에 사용할 수 있는 카르바졸 유도체로서는 구체적으로는 3-[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-[0197]
9-페닐카르바졸(약칭: PCzPCAl), 3,6-비스[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(약칭:
PCzPCA2), 3-[N-(1-나프틸)-N-(9-페닐카르바졸-3-일)아미노]-9-페닐카르바졸(약칭: PCzPCN1) 등을 들 수 있다.
또한, 4,4'-디(N-카르바졸릴)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸릴)페닐]벤젠(약칭: TCPB), 9-[4-[0198]
(N-카르바졸릴)]페닐-10-페닐안트라센(약칭: CzPA), 1,4-비스[4-(N-카르바졸릴)페닐]-2,3,5,6-테트라페닐벤젠
등을 사용할 수 있다.
또한, 복합 재료에 사용할 수 있는 방향족 탄화수소로서는 예를 들면, 2-tert-부틸-9,10-디(2-나프틸)안트라센[0199]
(약칭: t-BuDNA), 2-tert-부틸-9,10-디(1-나프틸)안트라센, 9,10-비스(3,5-디페닐페닐)안트라센(약칭: DPPA),
2-tert-부틸-9,10-비스(4-페닐페닐)안트라센(약칭: t-BuDBA), 9,10-디(2-나프틸)안트라센(약칭: DNA), 9,10-디
페닐안트라센(약칭: DPAnth), 2-tert-부틸안트라센(약칭: t-BuAnth), 9,10-비스(4-메틸-1-나프틸)안트라센(약
칭: DMNA), 2-tert-부틸-9,10-비스[2-(1-나프틸)페닐]안트라센, 9,10-비스[2-(1-나프틸)페닐]안트라센,
2,3,6,7-테트라메틸-9,10-디(1-나프틸)안트라센, 2,3,6,7-테트라메틸-9,10-디(2-나프틸)안트라센, 9,9'-비안트
릴, 10,10'-디페닐-9,9'-비안트릴, 10,10'-비스(2-페닐페닐)-9,9'-비안트릴,
10,10'-비스[(2,3,4,5,6-펜타페닐)페닐]-9,9'-비안트릴, 안트라센, 테트라센, 루블렌, 페리렌, 2,5,8,11-테트
라(tert-부틸)페리렌 등을 들 수 있다. 또한, 이 밖에, 펜타센, 콜로넨 등도 사용할 수 있다. 이와 같이, 1×
10
-6
㎠/Vs 이상의 정공 이동도를 갖고, 탄소수 14 내지 42인 방향족 탄화수소를 사용하는 것이 더욱 바람직하다.
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또, 복합 재료에 사용할 수 있는 방향족 탄화수소는 비닐 골격을 갖고 있어도 좋다. 비닐기를 갖고 있는 방향[0200]
족 탄화수소로서는 예를 들면, 4,4'-비스(2,2-디페닐비닐)비페닐(약칭: DPVBi), 9,10-비스[4-(2,2-디페닐비닐)
페닐]안트라센(약칭: DPVPA) 등을 들 수 있다.
또한, 폴리(N-비닐카르바졸; 약칭: PVK)나 폴리(4-비닐트리페닐아민; 약칭: PVTPA) 등의 고분자 화합물을 사용[0201]
할 수도 있다.
도 13에서는 제 1 층(804)에 포함되는 정공 수송층을 형성하는 물질로서는 정공 수송성이 높은 물질, 구체적으[0202]
로는 방향족 아민(즉, 벤젠환-질소의 결합을 갖는 것)의 화합물인 것이 바람직하다. 널리 사용되고 있는 재료
로서, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 그 유도체인 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페
닐(이하, NPB라고 함), 4,4',4''-트리스(N,N-디페닐-아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-
페닐아미노]트리페닐아민 등의 스타버스트형 방향족 아민 화합물을 들 수 있다. 여기에 설명한 물질은 주로 10
-
6
㎠/Vs 이상의 정공 이동도를 갖는 물질이다. 단, 전자보다도 정공의 수송성이 높은 물질이면, 이들 외의 것을
사용하여도 좋다. 또, 정공 수송층은 단층뿐만 아니라, 상기 물질의 혼합층, 또는 2층 이상 적층한 것이어도
좋다.
제 3 층(802)은 제 2 층(803)에 전자를 수송, 주입하는 기능을 하는 층이다. 도 13에서는 제 3 층(802)에 포함[0203]
되는 전자 수송층에 관해서 설명한다. 전자 수송층은 전자 수송성이 높은 물질을 사용할 수 있다. 예를 들면,
트리스(8-퀴놀리노레이토)알루미늄(약칭: Alq), 트리스(4-메틸-8-퀴놀리노레이토)알루미늄(약칭: Almq3), 비스
(10-하이드록시벤조[h]퀴놀리네이토)헬륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리노레이토; 4-페닐페노라트)알루미
늄(약칭: BAlq) 등, 퀴놀린 골격 또는 벤조퀴놀린 골격을 갖는 금속착체 등으로 이루어지는 층이다. 또한, 이
밖에 비스[2-(2-하이드록시페닐)벤조옥사졸레이토]아연(약칭: Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸
레이토]아연(약칭: Zn(BTZ)2) 등의 옥사졸계, 티아졸계 배위자를 갖는 금속착체 등도 사용할 수 있다. 또, 금
속착체 이외에도, 2-(4-비페니릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD)이나, 1,3-비스[5-(p-
tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: OXD-7), 3-(4-비페니릴)-4-페닐-5-(4-tert-부틸페닐)-
1,2,4-트리아졸(약칭: TAZ), 바소페난트로린(약칭: BPhen), 바소큐프로인(약칭: BCP) 등도 사용할 수 있다. 여
기에 설명한 물질은 주로 10
-6
㎠/Vs 이상의 전자 이동도를 갖는 물질이다. 또, 정공보다도 전자의 수송성이 높
은 물질이면, 상기 이 외의 물질을 전자 수송층으로서 사용하여도 상관없다. 또한, 전자 수송층은 단층뿐만 아
니라, 상기 물질로 이루어지는 층이 2층 이상 적층한 것으로 하여도 좋다.
도 13에서는 제 3 층(802)에 포함되는 전자 주입층에 관해서 설명한다. 전자 주입층은 전자 주입성이 높은 물[0204]
질을 사용할 수 있다. 전자 주입층으로서는 플루오르화리튬(LiF), 플루오르화세슘(CsF), 플루오르화칼슘(CaF2)
등과 같은 알칼리금속 또는 알칼리토류 금속 또는 이들의 화합물을 사용할 수 있다. 예를 들면, 전자 수송성을
갖는 물질로 이루어지는 층 중에 알칼리 금속 또는 알칼리토류 금속 또는 이들의 화합물을 함유시킨 것, 예를
들면 Alq 중에 마그네슘(Mg)을 함유시킨 것 등을 사용할 수 있다. 또, 전자 주입층으로서, 전자 수송성을 갖는
물질로 이루어지는 층 중에 알칼리 금속 또는 알칼리토류 금속을 함유시킨 것을 사용함으로써, 전극층으로부터
의 전자 주입이 효율 좋게 행하여지기 때문에 더욱 바람직하다.
다음에, 발광층인 제 2 층(803)에 관해서 설명한다. 발광층은 발광 기능을 하는 층이고, 발광성의 유기 화합물[0205]
을 포함한다. 또한, 무기 화합물을 포함하는 구성이어도 좋다. 발광층은 여러 가지의 발광성의 유기 화합물,
무기 화합물을 사용하여 형성할 수 있다. 단, 발광층은 막 두께는 10nm 내지 100nm 정도가 바람직하다.
발광층에 사용되는 유기 화합물로서는 발광성의 유기 화합물이면 특별히 한정되지 않고, 예를 들면, 9,10-디(2-[0206]
나프틸)안트라센(약칭: DNA), 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭: t-BuDNA), 4,4'-비스(2,2-디페닐
비닐)비페닐(약칭: DPVBi), 쿠마린30, 쿠마린6, 쿠마린545, 쿠마린545T, 페리렌, 루블렌, 페리프란텐,
2,5,8,11-테트라(tert-부틸)페리렌(약칭: TBP), 9,10-디페닐안트라센(약칭: DPA), 5,12-디페닐테트라센, 4-(디
시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-피란(약칭: DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(쥬로
리딘-9-일)에테닐]-4H-피란(약칭: DCM2), 4-(디시아노메틸렌)-2,
6-비스[p-(디메틸아미노)스티릴]-4H-피란(약칭: BisDCM) 등을 들 수 있다. 또한, 비스[2-(4', 6'-디플루오로페
닐)피리디네이토-N,C
2'
]이리듐(피콜리나토; 약칭: FIrpic), 비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디네
이토-N,C
2'
}이리듐(피콜리나토; 약칭: Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디네이토-N,C
2'
) 이리듐(약칭:
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Ir(ppy)3), 비스(2-페닐피리디네이토-N,C
2'
) 이리듐(아세틸아세토네이트; 약칭: Ir(ppy)2(acac)), 비스[2-(2'-티
에닐)피리디네이토-N,C
3'
] 이리듐(아세틸아세토네이트; 약칭: Ir(thp)2(acac)), 비스(2-페닐퀴놀리네이토-N,C
2'
)
이리듐(아세틸아세토네이트; 약칭: Ir(pq)2(acac)), 비스[2-(2'-벤조티에닐)피리디네이토-N,C
3'
] 이리듐(아세틸
아세토네이트; 약칭: Ir(btp)2(acac)) 등의 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
발광층을 1중항 여기 발광 재료 외에, 금속착체 등을 포함하는 3중항 여기재료를 사용하여도 좋다. 예를 들면,[0207]
적색의 발광성의 화소, 녹색의 발광성의 화소 및 청색의 발광성의 화소 중, 휘도 반감시간이 비교적 짧은 적색
의 발광성의 화소를 3중항 여기 발광 재료로 형성하고, 다른 것을 1중항 여기 발광 재료로 형성한다. 3중항 여
기 발광 재료는 발광 효율이 좋기 때문에, 같은 휘도를 얻는 데 소비전력이 적어도 된다고 하는 특징이 있다.
즉, 적색의 발광성의 화소에 적용한 경우, 발광 소자에 흘리는 전류량이 적어도 되기 때문에, 신뢰성을 향상시
킬 수 있다. 저소비전력으로서, 적색의 발광성의 화소와 녹색의 발광성의 화소를 3중항 여기 발광 재료로 형성
하고, 청색의 발광성의 화소를 1중항 여기 발광 재료로 형성하여도 좋다. 인간의 시감도가 높은 녹색의 발광
소자도 3중항 여기 발광 재료로 형성하는 것으로, 더욱 저소비전력화를 도모할 수 있다.
또한, 발광층에 있어서는 상술한 발광을 나타내는 유기 화합물뿐만 아니라, 또 다른 유기 화합물이 첨가되어 있[0208]
어도 좋다. 첨가할 수 있는 유기 화합물로서는 예를 들면, TDATA, MTDATA, m-MTDAB, TPD, NPB, DNTPD, TCTA,
Alq3, Almq3, BeBq2, BAlq, Zn(BOX)2, Zn(BTZ)2, BPhen, BCP, PBD, OXD-7, TPBI, TAZ, p-EtTAZ, DNA, t-BuDNA,
DPVBi 등 외에, 4,4'-비스(N-카르바졸릴)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸릴)페닐]벤젠(약칭:
TCPB) 등을 사용할 수 있지만, 이들에 한정되지 않다. 또, 이와 같이 유기 화합물 이외에 첨가하는 유기 화합
물은 유기 화합물을 효율 좋게 발광시키기 위해서, 유기 화합물의 여기 에너지보다도 큰 여기 에너지를 갖고,
또한 유기 화합물보다도 많이 첨가되어 있는 것이 바람직하다(이것에 의하여, 유기 화합물의 농도 소광을 막을
수 있다). 또, 다른 기능으로서, 유기 화합물과 함께 발광을 나타내도 좋다(이것에 의하여, 백색 발광 등도 가
능해진다).
발광층은 발광 파장대가 다른 발광층을 화소마다 형성하고, 컬러 표시를 하는 구성으로 하여도 좋다. 전형적으[0209]
로는 R(빨강), G(초록), B(파랑)의 각 색에 대응한 발광층을 형성한다. 이 경우에도, 화소의 광 방사측에 그
발광 파장대의 광을 투과하는 필터를 형성한 구성으로 하는 것으로, 색 순도의 향상이나, 화소 영역의 경면화
(눈부심)의 방지를 도모할 수 있다. 필터를 형성하는 것으로, 종래 필요하였던 원편광판 등을 생략하는 것이
가능해져, 발광층으로부터 방사되는 광의 손실을 없앨 수 있다. 또, 비스듬한 방향으로부터 화소 영역(표시화
면)을 보는 경우에 일어나는 색조의 변화를 저감할 수 있다.
발광층에 사용할 수 있는 재료는 저분자계 유기 발광 재료이어도 좋고 고분자계 유기발광 재료이어도 좋다. 고[0210]
분자계 유기 발광 재료는 저분자계와 비교하여 물리적 강도가 높고, 소자의 내구성이 높다. 또한 도포에 의해
성막하는 것이 가능하기 때문에, 소자의 제작이 비교적 용이하다.
발광색은 발광층을 형성하는 재료로 결정되기 때문에, 이들을 선택하는 것으로 원하는 발광을 나타내는 발광 소[0211]
자를 형성할 수 있다. 발광층의 형성에 사용할 수 있는 고분자계의 전계발광 재료는 폴리파라페닐렌비닐렌계,
폴리파라페닐렌계, 폴리플루오렌계, 폴리플루오렌계를 들 수 있다.
폴리파라페닐렌비닐렌계에는 폴리(파라페닐렌비닐렌)[PPV]의 유도체, 폴리(2,5-디알콕시-1,4-페닐렌비닐렌)[RO-[0212]
PPV], 폴리(2-(2'-에틸-헥소시)-5-메톡시-1,4-페닐렌비닐렌)[MEH-PPV], 폴리(2-(디알콕시페닐)-1,4-페닐렌비닐
렌)[ROPh-PPV] 등을 들 수 있다. 폴리파라페닐렌계에는 폴리파라페닐렌[PPP]의 유도체, 폴리(2,5-디알콕시-
1,4-페닐렌)[RO-PPP], 폴리(2,5-디헥소시-1,4-페닐렌) 등을 들 수 있다. 폴리티오펜계에는 폴리티오펜[PT]의
유도체, 폴리(3-알킬티오펜)[PAT], 폴리(3-헥실티오펜)[PHT], 폴리(3-시클로헥실티오펜)[PCHT], 폴리(3-시클로
헥실-4-메틸티오펜)[PCHMT], 폴리(3,4-디시클로헥실티오펜)[PDCHT], 폴리[3-(4-옥틸페닐)-티오펜][POPT], 폴리
[3-(4-옥틸페닐)-2,2비티오펜][PTOPT] 등을 들 수 있다. 폴리플루오렌계에는 폴리플루오렌[PF]의 유도체, 폴리
(9,9-디알킬플루오렌)[PDAF], 폴리(9,9-디옥틸플루오렌)[PDOF] 등을 들 수 있다.
발광층에 사용되는 무기 화합물로서는 유기 화합물의 발광을 소광하기 어려운 무기 화합물이면 어떤 것이어도[0213]
좋고, 여러 가지의 금속 산화물이나 금속 질화물을 사용할 수 있다. 특히, 주기표 제 13 족 또는 제 14 족의
금속 산화물은 유기 화합물의 발광을 소광하기 어렵기 때문에 바람직하고, 구체적으로는 산화알루미늄, 산화갈
륨, 산화규소, 산화게르마늄이 적합하다. 단, 이들에 한정되지 않는다.
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또, 발광층은 상술한 유기 화합물과 무기 화합물의 조합을 적용한 층을 복수 적층하여 형성하여도 좋다. 또한,[0214]
다른 유기 화합물 또는 다른 무기 화합물을 더욱 포함하여도 좋다. 발광층의 층 구조는 변화할 수 있는
것으로, 특정한 전자 주입 영역이나 발광 영역을 구비하지 않는 대신에, 전자 주입용 전극층을 구비하거나, 발
광성의 재료를 분산시켜 구비하거나 하는 변형은 본 발명의 취지를 일탈하지 않는 범위에서 허용될 수 있는 것
이다.
상기와 같은 재료로 형성한 발광 소자는 순방향으로 바이어스하는 것으로 발광한다. 발광 소자를 사용하여 형[0215]
성하는 반도체 장치의 화소는 단순 매트릭스방식, 또는 액티브 매트릭스 방식으로 구동할 수 있다. 어쨌든, 개
개의 화소는 어떤 특정한 타이밍으로 순방향 바이어스를 인가하여 발광시키게 되지만, 어떤 일정 기간은 비발광
상태로 되어 있다. 이 비발광 시간에 역방향의 바이어스를 인가하는 것으로 발광 소자의 신뢰성을 향상시킬 수
있다. 발광 소자에서는 일정 구동 조건하에서 발광 강도가 저하되는 열화나, 화소 내에서 비발광 영역이 확대
되어 외관상 휘도가 저하되는 열화 모드가 있지만, 순방향 및 역방향에 바이어스를 인가하는 교류적인 구동을
하는 것으로, 열화의 진행을 느리게 할 수 있고, 발광 소자를 갖는 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 디지털 구동, 아날로그 구동 어느 쪽이나 적용 가능하다.
따라서, 밀봉 기판에 컬러 필터(착색층)를 형성하여도 좋다. 컬러 필터(착색층)는 증착법이나 액적토출법에 의[0216]
해서 형성할 수 있고, 컬러 필터(착색층)를 사용하면, 고세밀한 표시를 할 수도 있다. 컬러 필터(착색층)에 의
해, 각 RGB의 발광 스펙트럼에 있어서 편평한 피크가 날카로운 피크가 되도록 보정할 수 있기 때문이다.
단색의 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 할 수 있다.[0217]
컬러 필터(착색층)나 색 변환층은 예를 들면 밀봉 기판에 형성하고, 소자 기판에 접합하면 좋다.
물론 단색 발광의 표시를 하여도 좋다. 예를 들면, 단색 발광을 사용하여 에어리어 컬러 타입의 반도체 장치를[0218]
형성하여도 좋다. 에어리어 컬러 타입은 패시브 매트릭스형의 표시부가 적합하고, 주로 문자나 기호를 표시할
수 있다.
제 1 전극층(870) 및 제 2 전극층(850)은 일함수를 고려하여 재료를 선택할 필요가 있고, 그리고 제 1 전극층[0219]
(870) 및 제 2 전극층(850)은 화소 구성에 의해 어느 것이나 양극(전위가 높은 전극층), 또는 음극(전위가 낮은
전극층)이 될 수 있다. 구동용 박막 트랜지스터의 극성이 p 채널형인 경우, 도 13a와 같이 제 1 전극층(870)을
양극, 제 2 전극층(850)을 음극으로 하면 좋다. 또한, 구동용 박막 트랜지스터의 극성이 n 채널형인 경우, 도
13b와 같이, 제 1 전극층(870)을 음극, 제 2 전극층(850)을 양극으로 하면 바람직하다. 제 1 전극층(870) 및
제 2 전극층(850)에 사용할 수 있는 재료에 관해서 설명한다. 제 1 전극층(870), 제 2 전극층(850)이 양극으로
서 기능하는 경우는 일함수가 큰 재료(구체적으로는 4.5eV 이상의 재료)가 바람직하고, 제 1 전극층, 제 2 전극
층(850)이 음극으로서 기능하는 경우는 일함수가 작은 재료(구체적으로는 3.5eV 이하의 재료)가 바람직하다.
그러나, 제 1 층(804)의 정공 주입, 정공 수송 특성이나, 제 3 층(802)의 전자 주입성, 전자 수송 특성이 우수
하기 때문에, 제 1 전극층(870), 제 2 전극층(850) 모두, 거의 일함수의 제한을 받지 않고, 여러 가지의 재료를
사용할 수 있다.
도 13a, 13b에서의 발광 소자는 제 1 전극층(870)으로부터 광을 추출하는 구조이기 때문에, 제 2 전극층(850)은[0220]
반드시 광투광성을 가질 필요는 없다. 제 2 전극층(850)으로서는 Ti, Ni, W, Cr, Pt, Zn, Sn, In, Ta, Al,
Cu, Au, Ag, Mg, Ca, Li 또는 Mo로부터 선택된 원소, 또는 질화티타늄, TiSiXNY, WSiX, 질화텅스텐, WSiXNY, NbN
등의 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 주성분으로 하는 막 또는 이들의 적층막을 막
두께 100nm 내지 800nm의 범위에서 사용하면 좋다.
또한, 제 2 전극층(850)에 제 1 전극층(870)에 사용하는 재료와 같은 투광성을 갖는 도전성 재료를 사용하면,[0221]
제 2 전극층(850)으로부터도 광을 추출하는 구조가 되어, 발광 소자로부터 방사되는 광은 제 1 전극층(870)과
제 2 전극층(850)의 양쪽으로부터 방사되는 양면 방사 구조로 할 수 있다.
또, 제 1 전극층(870)이나 제 2 전극층(850)의 종류를 바꾸는 것으로, 본 발명의 발광 소자는 여러 가지 바리에[0222]
이션을 갖는다.
도 13b는 EL층(860)이 제 1 전극층(870)측부터 제 3 층(802), 제 2 층(803), 제 1 층(804)의 순서로 구성되어[0223]
있는 케이스이다.
도 13c는 도 13a에 있어서, 제 1 전극층(870)에 반사성을 갖는 전극층을 사용하고, 제 2 전극층(850)에 투광성[0224]
을 갖는 전극층을 사용하여, 발광 소자로부터 방사된 광은 제 1 전극층(870)에서 반사되어, 제 2 전극층(850)을
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투과하여 방사된다. 마찬가지로 도 13d는 도 13b에 있어서, 제 1 전극층(870)에 반사성을 갖는 전극층을 사용
하고, 제 2 전극층(850)에 투광성을 갖는 전극층을 사용하여, 발광 소자로부터 방사된 광은 제 1 전극층(870)에
서 반사되어, 제 2 전극층(850)을 투과하여 방사된다.
또, EL층(860)에 유기 화합물과 무기 화합물을 혼합시켜 형성하는 경우, 그 형성 방법으로서는 여러 가지의 수[0225]
법을 이용할 수 있다. 예를 들면, 유기 화합물과 무기 화합물의 양쪽을 저항 가열에 의해 증발시켜, 공증착할
수법을 들 수 있다. 기타, 유기 화합물을 저항 가열에 의해 증발시키는 한편, 무기 화합물을 일렉트론빔(EB)에
의해 증발시켜, 공증착하여도 좋다. 또한, 유기 화합물을 저항 가열에 의해 증발시키는 동시에, 무기 화합물을
스퍼터링하여, 양쪽을 동시에 퇴적시키는 수법도 들 수 있다. 기타, 습식법에 의해 성막하여도 좋다.
제 1 전극층(870) 및 제 2 전극층(850)의 제작 방법으로서는 저항 가열에 의한 증착법, EB 증착법, 스퍼터링법,[0226]
CVD법, 스핀 도포법, 인쇄법, 디스펜서법 또는 액적토출법 등을 사용할 수 있다.
본 실시형태는 실시형태 1 및 실시형태 4와 적절하게 조합할 수 있다. [0227]
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에서 개시한 바와 같이, 반도체 기판으로부터 분리되어, 절[0228]
연 표면을 갖는 지지 기판에 접합된 반도체층에, 파장 365nm 이상 700nm 이하의 광을 사용하여 반도체층에 광
조사를 하고, 또한, 광을 조사하는 반도체층의 막 두께 d(nm)가 광의 파장을 λ(nm), 반도체층의 굴절율을 n, m
을 1이상의 자연수(m=1,2,3,4···), 0≤α≤10으로 하면, d=λ/2n×m±α(nm)를 만족시키도록 한다. 본 발명
을 사용하면, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 광을 반도체층의 광 흡수율이 큰 최적의
조건으로 반도체층에 조사할 수 있다. 따라서, 결정 결함이 저감된 반도체층을 갖는 SOI 기판을 사용할 수 있
다.
따라서, 고성능의 반도체 장치를 수율 좋게 제작할 수 있다. [0229]
(실시형태 6)[0230]
본 실시형태에서는 고성능의 반도체 장치로서 표시 기능을 갖는 반도체 장치의 다른 예를 설명한다. 본 실시형[0231]
태에서는 본 발명의 반도체 장치에서의 발광 소자에 적용할 수 있는 다른 구성을 도 11 및 도 12를 사용하여 설
명한다.
일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해서[0232]
구별되어, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
무기 EL 소자는 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 전자는 발광[0233]
재료의 입자를 바인더 중에 분산시킨 전계발광층을 갖고, 후자는 발광 재료의 박막으로 이루어지는 전계발광층
을 갖고 있는 점에 차이는 있지만, 고전계에 의해 가속된 전자를 필요로 하는 점에서는 공통이다. 또, 얻을 수
있는 발광의 메카니즘으로서는 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광과, 금속 이온의
내각(內殼) 전자 천이를 이용하는 국재형 발광이 있다. 일반적으로, 분산형 무기 EL에서는 도너-억셉터 재결합
형 발광, 박막형 무기 EL 소자에서는 국재형 발광인 경우가 많다.
본 발명에서 사용할 수 있는 발광 재료는 모체 재료와 발광 중심이 되는 불순물 원소로 구성된다. 함유시키는[0234]
불순물 원소를 변화시키는 것으로, 여러 가지 색의 발광을 얻을 수 있다. 발광 재료의 제작 방법으로서는 고상
법이나 액상법(공침법) 등의 여러 가지 방법을 이용할 수 있다. 또한, 분무열분해법, 복분해법, 프리커서의 열
분해 반응에 의한 방법, 역미셸법이나 이들의 방법과 고온 소성을 조합한 방법, 동결건조법 등의 액상법 등도
사용할 수 있다.
고상법은 모체 재료와, 불순물 원소 또는 불순물 원소를 포함하는 화합물을 칭량하고, 유발에서 혼합, 전기로에[0235]
서 가열, 소성을 하여 반응시켜, 모체 재료에 불순물 원소를 함유시키는 방법이다. 소성 온도는 700 내지 1500
℃가 바람직하다. 온도가 지나치게 낮은 경우는 고상 반응이 진행하지 않고, 온도가 지나치게 높은 경우는 모
체 재료가 분해되어 버리기 때문이다. 또, 분말 상태로 소성을 하여도 좋지만, 펠렛 상태로 소성을 하는 것이
바람직하다. 비교적 고온에서의 소성을 필요로 하지만, 간단한 방법이기 때문에, 생산성이 좋아 대량 생산에
적합하다.
액상법(공침법)은 모체 재료 또는 모체 재료를 포함하는 화합물과, 불순물 원소 또는 불순물 원소를 포함하는[0236]
화합물을 용액 중에서 반응시켜, 건조시킨 후, 소성을 하는 방법이다. 발광 재료의 입자가 균일하게 분포하여,
입경이 작고 낮은 소성 온도라도 반응이 진행할 수 있다.
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발광 재료에 사용하는 모체 재료로서는 황화물, 산화물, 질화물을 사용할 수 있다. 황화물로서는 예를 들면,[0237]
황화아연(ZnS), 황화카드뮴(CdS), 황화칼슘(CaS), 황화이트륨(Y2S3), 황화갈륨(Ga2S3), 황화스트론튬(SrS), 황화
바륨(BaS) 등을 사용할 수 있다. 또한, 산화물로서는 예를 들면, 산화아연(ZnO), 산화이트륨(Y2O3) 등을 사용할
수 있다. 또한, 질화물로서는 예를 들면, 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN) 등을 사용할 수
있다. 또, 셀렌화아연(ZnSe), 텔루루화아연(ZnTe) 등도 사용할 수 있고, 황화칼슘-갈륨(CaGa2S4), 황화스트론
튬-갈륨(SrGa2S4), 황화바륨-갈륨(BaGa2S4) 등의 3원계의 혼정이어도 좋다.
국재형 발광의 EL 소자의 발광 중심으로서, 망간(Mn), 구리(Cu), 사마륨(Sm), 테르븀(Tb), 에르븀(Er), 툴륨[0238]
(Tm), 유로퓸(Eu), 세륨(Ce), 프라세오듐(Pr) 등을 사용할 수 있다. 또, 불소(F), 염소(Cl) 등의 할로겐 원소
가 첨가되어 있어도 좋다. 상기 할로겐 원소는 전하보상으로서 기능할 수 있다.
한편, 도너-억셉터 재결합형 발광의 EL 소자의 발광 중심으로서, 도너 준위를 형성하는 제 1 불순물 원소 및 억[0239]
셉터 준위를 형성하는 제 2 불순물 원소를 포함하는 발광 재료를 사용할 수 있다. 제 1 불순물 원소는 예를 들
면, 불소(F), 염소(Cl), 알루미늄(Al) 등을 사용할 수 있다. 제 2 불순물 원소로서는 예를 들면, 구리(Cu), 은
(Ag) 등을 사용할 수 있다.
도너-억셉터 재결합형 발광의 EL 소자의 발광 재료를 고상법을 이용하여 합성하는 경우, 모체 재료와, 제 1 불[0240]
순물 원소 또는 제 1 불순물 원소를 포함하는 화합물과, 제 2 불순물 원소 또는 제 2 불순물 원소를 포함하는
화합물을 각각 칭량하여, 유발에서 혼합한 후, 전기로에서 가열, 소성을 한다. 모체 재료로서는 상술한 모체
재료를 사용할 수 있고, 제 1 불순물 원소 또는 제 1 불순물 원소를 포함하는 화합물로서는 예를 들면, 불소
(F), 염소(Cl), 황화알루미늄(Al2S3) 등을 사용할 수 있고, 제 2 불순물 원소 또는 제 2 불순물 원소를 포함하는
화합물로서는 예를 들면, 구리(Cu), 은(Ag), 황화구리(Cu2S), 황화은(Ag2S) 등을 사용할 수 있다. 소성 온도는
700 내지 1500℃가 바람직하다. 온도가 지나치게 낮은 경우는 고상 반응이 진행하지 않고, 온도가 지나치게 높
은 경우는 모체 재료가 분해되어 버리기 때문이다. 또, 분말 상태로 소성을 하여도 좋지만, 펠렛 상태로 소성
을 하는 것이 바람직하다.
또한, 고상 반응을 이용하는 경우의 불순물 원소로서, 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물[0241]
을 조합하여 사용하여도 좋다. 이 경우, 불순물 원소가 확산되기 쉽고, 고상 반응이 진행하기 쉬워지기
때문에, 균일한 발광 재료를 얻을 수 있다. 또, 여분의 불순물 원소가 들어 가지 않기 때문에, 순도가 높은 발
광 재료를 얻을 수 있다. 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물로서는 예를 들면, 염화구리
(CuCl), 염화은(AgCl) 등을 사용할 수 있다.
또, 이들의 불순물 원소의 농도는 모체 재료에 대하여 O.01 내지 10atom%이면 좋고, 바람직하게는 0.05 내지[0242]
5atom%의 범위이다.
박막형 무기 EL 소자의 경우, 전계발광층은 상기 발광 재료를 포함하는 층이고, 저항 가열 증착법, 전자빔증착[0243]
(EB 증착)법 등의 진공 증착법, 스퍼터링법 등의 물리기상성장법(PVD), 유기금속 CVD법, 하이드라이드 수송 감
압 CVD법 등의 화학기상성장법(CVD), 원자층 에피텍시법(ALE) 등을 사용하여 형성할 수 있다.
도 11a 내지 11c에 발광 소자로서 사용할 수 있는 박막형 무기 EL 소자의 일례를 도시한다. 도 11a 내지 11c에[0244]
있어서, 발광 소자는 제 1 전극층(50), 전계발광층(52), 제 2 전극층(53)을 포함한다.
도 11b 및 도 11c에 도시하는 발광 소자는 도 11a의 발광 소자에 있어서, 전극층과 전계발광층간에 절연층을 형[0245]
성하는 구조이다. 도 11b에 도시하는 발광 소자는 제 1 전극층(50)과 전계발광층(52)의 사이에 절연층(54)을
갖고, 도 11c에 도시하는 발광 소자는 제 1 전극층(50)과 전계발광층(52)의 사이에 절연층(54a), 제 2 전극층
(53)과 전계발광층(52)의 사이에 절연층(54b)을 갖고 있다. 이와 같이 절연층은 전계발광층을 사이에 두는 한
쌍의 전극층 중 한쪽의 사이에만 형성하여도 좋고, 양쪽의 사이에 형성하여도 좋다. 또한 절연층은 단층이어도
좋고 복수층으로 이루어지는 적층이어도 좋다.
또한, 도 11b에서는 제 1 전극층(50)에 접하도록 절연층(54)이 형성되어 있지만, 절연층과 전계발광층의 순서를[0246]
반대로 하여, 제 2 전극층(53)에 접하도록 절연층(54)을 형성하여도 좋다.
분산형 무기 EL 소자의 경우, 입자형의 발광 재료를 바인더 중에 분산시켜 막상의 전계발광층을 형성한다. 발[0247]
광 재료의 제작 방법에 의해서, 충분히 원하는 크기의 입자를 얻을 수 없는 경우는 유발 등으로 분쇄 등에 의해
서 입자형으로 가공하면 좋다. 바인더는 입자형의 발광 재료를 분산한 상태로 고정하여, 전계발광층으로서의
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형상으로 유지하기 위한 물질이다. 발광 재료는 바인더에 의해서 전계발광층 중에 균일하게 분산하여
고정된다.
분산형 무기 EL 소자의 경우, 전계발광층의 형성 방법은 선택적으로 전계발광층을 형성할 수 있는 액적토출법이[0248]
나, 인쇄법(스크린 인쇄나 오프셋 인쇄 등), 스핀 도포법 등의 도포법, 침지법, 디스펜서법 등을 사용할 수도
있다. 막 두께는 특별히 한정되지 않지만, 바람직하게는 10 내지 100Onm의 범위이다. 또한, 발광 재료 및 바
인더를 포함하는 전계발광층에 있어서, 발광 재료의 비율은 50 중량% 이상 80 중량% 이하로 하면 좋다.
도 12a 내지 12c에 발광 소자로서 사용할 수 있는 분산형 무기 EL 소자의 일례를 도시한다. 도 12a에서의 발광[0249]
소자는 제 1 전극층(60), 전계발광층(62), 제 2 전극층(63)의 적층 구조를 갖고, 전계발광층(62) 중에 바인더에
의해서 유지된 발광 재료(61)를 포함한다.
본 실시형태에 사용할 수 있는 바인더로서는 유기 재료나 무기 재료를 사용할 수 있고, 유기 재료 및 무기 재료[0250]
의 혼합 재료를 사용하여도 좋다. 유기 재료로서는 시아노에틸셀룰로스계 수지와 같이, 비교적 유전율이 높은
중합체나, 폴리에틸렌, 폴리프로필렌, 폴리스티렌계 수지, 실리콘 수지, 에폭시 수지, 플루오르화비닐리덴 등의
수지를 사용할 수 있다. 또한, 방향족 폴리아미드, 폴리벤조이미다졸 등의 내열성 고분자, 또는 실록산 수지를
사용하여도 좋다. 또, 실록산 수지는 Si-0-Si 결합을 포함할 수지에 상당한다. 실록산은 실리콘(Si)과 산소
(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족
탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 포함하
는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 폴리비닐알콜, 폴리비닐부티랄 등의 비닐 수지, 페놀
수지, 노볼락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지, 옥사졸 수지(폴리벤조옥사졸) 등의 수지 재료를
사용하여도 좋다. 이들의 수지에, 티타늄산바륨(BaTiO3)이나 티타늄산스트론튬(SrTiO3) 등의 고유전율의 미립자
를 적절히 혼합하여 유전율을 조정할 수도 있다.
바인더에 포함되는 무기 재료로서는 산화규소, 질화규소, 산소 및 질소를 포함하는 규소, 질화알루미늄, 산소[0251]
및 질소를 포함하는 알루미늄 또는 산화알루미늄, 산화티타늄, BaTiO3, SrTiO3, 티타늄산연, 니오브산칼륨, 니오
브산연, 산화탄탈, 탄탈산바륨, 탄탈산리튬, 산화이트륨, 산화지르코늄, ZnS 그 밖의 무기 재료를 포함하는 물
질로부터 선택된 재료로 형성할 수 있다. 유기 재료에, 유전율이 높은 무기 재료를 포함시킴(첨가 등에
의해서)으로써, 발광 재료 및 바인더로 이루어지는 전계발광층의 유전율을 더욱 제어할 수 있고, 더욱 유전율을
크게 할 수 있다.
제작 공정에서, 발광 재료는 바인더를 포함하는 용액 중에 분산되지만 본 실시형태에 사용할 수 있는 바인더를[0252]
포함하는 용액의 용매로서는 바인더 재료가 용해하여, 전계발광층을 형성하는 방법(각종 웨트 프로세스) 및 원
하는 막 두께에 적합한 점도의 용액을 제작할 수 있는 용매를 적절하게 선택하면 좋다. 유기용매 등을 사용할
수 있고, 예를 들면 바인더로서 실록산 수지를 사용하는 경우는 프로필렌글리콜모노메틸에테르, 프로필렌글리콜
모노메틸에테르아세테이트(PGMEA라고도 함), 3-메톡시-3-메틸-1-부탄올(MMB라고도 함) 등을 사용할 수 있다.
도 12b 및 도 12c에 도시하는 발광 소자는 도 12a의 발광 소자에 있어서, 전극층과 전계발광층간에 절연층을 형[0253]
성하는 구조이다. 도 12b에 도시하는 발광 소자는 제 1 전극층(60)과 전계발광층(62)의 사이에 절연층(64)을
갖고, 도 12c에 도시하는 발광 소자는 제 1 전극층(60)과 전계발광층(62)의 사이에 절연층(64a), 제 2 전극층
(63)과 전계발광층(62)의 사이에 절연층(64b)을 갖고 있다. 이와 같이 절연층은 전계발광층을 사이에 두는 한
쌍의 전극층 중 한쪽의 사이에만 형성하여도 좋고, 양쪽의 사이에 형성하여도 좋다. 또한 절연층은 단층이어도
좋고 복수층으로 이루어지는 적층이어도 좋다.
또한, 도 12b에서는 제 1 전극층(60)에 접하도록 절연층(64)이 형성되어 있지만, 절연층과 전계발광층의 순서를[0254]
반대로 하여, 제 2 전극층(63)에 접하도록 절연층(64)을 형성하여도 좋다.
도 11b, 11c에서의 절연층(54, 54a, 54b), 도 12b, 12c에서의 절연층(64, 64a, 64b)과 같은 절연층은 특별히[0255]
한정되지 않지만, 절연 내압이 높고, 치밀한 막질인 것이 바람직하고, 또, 유전율이 높은 것이 바람직하다. 예
를 들면, 산화실리콘, 산화이트륨, 산화티타늄, 산화알루미늄, 산화하프늄, 산화탄탈, 티탄산바륨, 티타늄산스
트론튬, 티타늄산연, 질화실리콘, 산화지르코늄 등이나 이들의 혼합막 또는 2종 이상의 적층막을 사용할 수 있
다. 이들의 절연막은 스퍼터링, 증착, CVD 등에 의해 성막할 수 있다. 또한, 절연층은 이들 절연 재료의 입자
를 바인더 중에 분산하여 성막하여도 좋다. 바인더 재료는 전계발광층에 포함되는 바인더와 같은 재료, 방법을
이용하여 형성하면 좋다. 막 두께는 특별히 한정되지 않지만, 바람직하게는 10 내지 100Onm의 범위이다.
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본 실시형태에서 개시하는 발광 소자는 전계발광층을 사이에 두는 한 쌍의 전극층간에 전압을 인가하는 것으로[0256]
발광을 얻을 수 있지만, 직류 구동 또는 교류 구동의 어느 쪽이든 동작할 수 있다.
본 실시형태는 실시형태 1 및 실시형태 4와 적절하게 조합할 수 있다.[0257]
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에서 개시한 바와 같이, 반도체 기판으로부터 분리되어, 절[0258]
연 표면을 갖는 지지 기판에 접합된 반도체층에, 파장 365nm 이상 700nm 이하의 광을 사용하여 반도체층에 광
조사를 하고, 또한, 광을 조사하는 반도체층의 막 두께 d(nm)가 광의 파장을 λ(nm), 반도체층의 굴절율을 n, m
을 1이상의 자연수(m=1,2,3,4···), 0≤α≤10으로 하면, d=λ/2n×m±α(nm)를 만족시키도록 한다. 본 발명
을 사용하면, 반도체층 중에서 반사, 공명하여 가열 처리를 할 수 있는 광을, 반도체층의 광 흡수율이 큰 최적
의 조건으로 반도체층에 조사할 수 있다. 따라서, 결정 결함이 저감된 반도체층을 갖는 SOI 기판을 사용할 수
있다.
따라서, 고성능의 반도체 장치를 수율 좋게 제작할 수 있다. [0259]
(실시형태 7)[0260]
본 발명에 의해서 형성되는 표시 소자를 갖는 반도체 장치에 의해서, 텔레비전 장치를 완성시킬 수 있다. 높은[0261]
성능을 부여하는 것을 목적으로 한 텔레비전 장치의 예를 설명한다.
도 16은 텔레비전 장치(액정 텔레비전 장치, 또는 EL 텔레비전 장치 등)의 주요한 구성을 도시하는 블록도를 도[0262]
시하고 있다.
그 밖의 외부 회로의 구성으로서, 영상 신호의 입력 측에서는 튜너(1904)에서 수신한 신호 중, 영상 신호를 증[0263]
폭하는 영상 신호 증폭 회로(1905)와, 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호
로 변환하는 영상 신호 처리 회로(1906)와, 그 영상 신호를 드라이버 IC의 입력사양으로 변환하기 위한 컨트롤
회로(1907) 등으로 이루어져 있다. 컨트롤 회로(1907)는 주사선측과 신호선측에 각각 신호가 출력된다. 디지
털 구동하는 경우에는 신호선측에 신호 분할 회로(1908)를 형성하고, 입력 디지털 신호를 m개로 분할하여 공급
하는 구성으로 하여도 좋다.
튜너(1904)에서 수신한 신호 중, 음성 신호는 음성 신호 증폭 회로(1909)에 보내지고, 그 출력은 음성 신호 처[0264]
리 회로(1910)를 거쳐서 스피커(1913)에 공급된다. 제어 회로(1911)는 수신국(수신 주파수)이나 음량의 제어
정보를 입력부(1912)로부터 받아, 튜너(1904)나 음성 신호 처리 회로(1910)에 신호를 송출한다.
표시 모듈을, 도 20a, 20b에 도시하는 바와 같이, 케이스에 내장하여, 텔레비전 장치를 완성시킬 수 있다. FPC[0265]
까지 장착된 도 8과 같은 표시 패널을 일반적으로는 EL 표시 모듈이라고도 한다. 따라서, 도 8과 같은 EL 표시
모듈을 사용하면, EL 텔레비전 장치를 완성할 수 있고, 도 7과 같은 액정 표시 모듈을 사용하면, 액정 텔레비전
장치를 완성할 수 있다. 표시 모듈에 의해 주화면(2003)이 형성되고, 기타 부속 설비로서 스피커부(2009), 조
작 스위치 등이 구비되어 있다. 이와 같이, 본 발명에 의해 텔레비전 장치를 완성시킬 수 있다.
또한, 위상차판이나 편광판을 사용하여, 외부로부터 입사하는 광의 반사광을 차단하도록 하여도 좋다. 또한 상[0266]
면 방사형의 반도체 장치이면, 격벽이 되는 절연층을 착색하여 블랙 매트릭스로서 사용하여도 좋다. 이 격벽은
액적토출법 등에 의해서도 형성할 수 있고, 안료계의 흑색 수지나, 폴리이미드 등의 수지 재료에, 카본 블랙 등
을 혼합시켜도 좋고, 그 적층이어도 좋다. 액적토출법에 의해서, 다른 재료를 같은 영역에 복수회 토출하여,
격벽을 형성하여도 좋다. 위상차판으로서는 λ/4판과 λ/2판을 사용하여, 광을 제어할 수 있도록 설계하면 좋
다. 구성으로서는 TFT 소자 기판측부터 차례로, 발광 소자, 밀봉 기판(봉지재), 위상차판(λ/4, λ/2), 편광판
과 같은 구성이 되고, 발광 소자로부터 방사된 광은 이들을 통과하여 편광판측으로부터 외부로 방사된다. 이
위상차판이나 편광판은 광이 방사되는 측에 설치하면 좋고, 양면 방사되는 양면 방사형의 반도체 장치이면 양쪽
에 설치할 수도 있다. 또한, 편광판의 외측에 반사 방지막을 갖고 있어도 좋다. 이것에 의해, 더욱 고섬세하
고 정밀한 화상을 표시할 수 있다.
도 20a에 도시하는 바와 같이, 케이스(2001)에 표시 소자를 이용한 표시용 패널(2002)이 내장되고, 수신기[0267]
(2005)에 의해 일반의 텔레비전 방송의 수신을 비롯하여, 모뎀(2004)을 통해서 유선 또는 무선에 의한 통신 네
트워크에 접속함으로써 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 또는 수신자 간끼리)의
정보 통신을 할 수도 있다. 텔레비전 장치의 조작은 케이스에 내장된 스위치 또는 다른 리모콘 조작기(2006)에
의해 행하는 것이 가능하고, 이 리모콘 장치에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어 있어도 좋
다.
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또한, 텔레비전 장치에도, 주화면(2003) 외에 서브화면(2008)을 제 2 표시용 패널로 형성하고, 채널이나 음량[0268]
등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(2003)을 시야각이 우수한 EL 표시용
패널로 형성하고, 서브화면(2008)을 저소비전력으로 표시 가능한 액정 표시용 패널로 형성하여도 좋다. 또한,
저소비전력화를 우선시키기 위해서는 주화면(2003)을 액정 표시용 패널로 형성하고, 서브화면(2008)을 EL 표시
용 패널로 형성하고, 서브화면(2008)은 점멸 가능하게 하는 구성으로 하여도 좋다. 본 발명을 사용하면, 이러
한 대형 기판을 사용하여, 많은 TFT나 전자부품을 사용하여도, 고성능이며, 또한 신뢰성이 높은 반도체 장치를
생산성 좋게 제작할 수 있다.
도 20b는 예를 들면 20 내지 80인치의 대형의 표시부를 갖는 텔레비전 장치로, 케이스(2010), 조작부인 키보드[0269]
부(2012), 표시부(2011), 스피커부(2013) 등을 포함한다. 본 발명은 표시부(2011)의 제작에 적용된다. 도 20b
의 표시부는 만곡 가능한 물질을 사용하고 있기 때문에, 표시부가 만곡된 텔레비전 장치로 되어 있다. 이와 같
이 표시부의 형상을 자유롭게 설계할 수 있기 때문에, 원하는 형상의 텔레비전 장치를 제작할 수 있다.
본 발명에 의해, 표시 기능을 갖는 고성능의 반도체 장치를 생산성 좋게 제작할 수 있다. 따라서 고성능의 텔[0270]
레비전 장치를 생산성 좋게 제작할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등에서[0271]
의 정보 표시반이나, 가두에서의 광고 표시반 등 대면적의 표시 매체로서도 여러 가지 용도에 적용할 수 있다.
(실시형태 8)[0272]
본 실시형태에서는 고성능을 부여하는 것을 목적으로 한 반도체 장치의 예에 관해서 설명한다. 자세하게는 반[0273]
도체 장치의 일례로서, 마이크로프로세서 및 비접촉으로 데이터의 송수신을 할 수 있는 연산 기능을 구비한 반
도체 장치의 일례에 관해서 설명한다.
도 17은 반도체 장치의 일례로서, 마이크로프로세서(500)를 도시한다. 이 마이크로프로세서(500)는 상기한 바[0274]
와 같이 본 발명의 반도체 기판에 의해 제조되는 경우이다. 이 마이크로프로세서(500)는 연산 회로(501;
Arithmetic logic unit. ALU라고도 한다), 연산 회로 제어부(502; ALU Controller), 명령 해석부(503;
Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing
Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508;
Bus I/F), 판독 전용 메모리(509(ROM)), 및 메모리 인터페이스(510(ROM I/F))를 갖고 있다.
버스 인터페이스(508)를 통해서 마이크로프로세서(500)에 입력된 명령은 명령 해석부(503)에 입력되어, 디코드[0275]
된 후, 연산 회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다.
연산 회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는 디코드된 명령에
기초하여 각종 제어를 한다. 구체적으로 연산 회로 제어부(502)는 연산 회로(501)의 동작을 제어하기 위한 신
호를 생성한다. 또한, 인터럽트 제어부(504)는 마이크로프로세서(500)의 프로그램 실행 중에, 외부의 입출력
장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어
부(507)는 레지스터(506)의 어드레스를 생성하여, 마이크로프로세서(500)의 상태에 따라서 레지스터(506)의 판
독이나 기록을 한다. 타이밍 제어부(505)는 연산 회로(501), 연산 회로 제어부(502), 명령 해석부(503), 인터
럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 제
어부(505)는 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고
있고, 클록 신호 CLK2를 상기 각종 회로에 공급한다. 또, 도 17에 도시하는 마이크로프로세서(500)는 그 구성
을 간략화하여 도시한 일례에 지나지 않고, 실제로는 그 용도에 의해서 다종다양한 구성을 구비할 수 있다.
이러한 마이크로프로세서(500)는 유리 기판상에 접합된 결정 방향이 일정한 단결정 반도체층에 의해서 집적 회[0276]
로가 형성되어 있기 때문에, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 관해서 도 18을[0277]
참조하여 설명한다. 도 18은 무선 통신에 의해 외부 장치와 신호의 송수신을 하여 동작하는 컴퓨터(이하, 「
RFCPU」라고 함)의 일례를 도시한다. RFCPU(511)는 아날로그 회로부(512)와 디지털 회로부(513)를 갖고 있다.
아날로그 회로부(512)로서, 공진 용량을 갖는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로
(517), 발진 회로(518), 복조 회로(519)와, 변조 회로(520), 전원 관리 회로(530)를 갖고 있다. 디지털 회로부
(513)는 RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처리 유닛
(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 갖고 있다.
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이러한 구성의 RFCPU(511)의 동작은 개략 이하와 같다. 안테나(528)가 수신한 신호를 바탕으로 공진 회로(51[0278]
4)에 의해 유도 기전력이 생긴다. 유도 기전력은 정류 회로(515)를 거쳐서 용량부(529)에 충전된다. 이 용량
부(529)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)
는 RFCPU(511)와 일체 형성되어 있을 필요는 없고, 다른 부품으로서 RFCPU(511)를 구성하는 절연 표면을 갖는
기판에 장착되어 있으면 좋다.
리셋 회로(517)는 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승[0279]
에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는 정전압 회로(516)에 의해 생성되는
제어 신호에 따라서, 클록 신호의 주파수와 듀티비를 변경한다. 로우 패스 필터로 형성되는 복조 회로(519)는
예를 들면 진폭변조(ASK) 방식의 수신 신호의 진폭의 변동을 2치화한다. 변조 회로(520)는 송신 데이터의 진폭
변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조 회로(520)는 공진 회로(514)의 공진점을 변화
시키는 것으로 통신신호의 진폭을 변화시키고 있다. 클록 컨트롤러(523)는 전원 전압 또는 중앙 처리 유닛
(525)에서의 소비전류에 따라서 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전
원 전압의 감시는 전원 관리 회로(530)가 행하고 있다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어[0280]
커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는 판독 전
용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙 처리 유
닛(525)에 대한 연산 명령 등이 포함되어 있다. 중앙 처리 유닛(525)은 CPU 인터페이스(524)를 통해서 판독 전
용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는 중앙 처
리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터
(522)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 갖고 있다.
중앙 처리 유닛(525)의 연산 방식은 판독 전용 메모리(527)에 OS(operating system)을 기억시켜 두고, 기동과[0281]
함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로에서 연산 회로를 구성하여, 연산
처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식으로서는
전용 연산 회로에서 일부를 처리하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(525)이 실행하는
방식을 적용할 수 있다.
이러한 RFCPU(511)는 유리 기판상에 접합된 결정 방향이 일정한 단결정 반도체층에 의해서 집적 회로가 형성되[0282]
어 있기 때문에, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다. 이것에 의하여, 전력을 공급
하는 용량부(529)를 소형화하여도 장시간의 동작을 보증할 수 있다.
(실시형태 9)[0283]
본 실시형태를 도 14를 사용하여 설명한다. 본 실시형태는 실시형태 1 내지 8에서 제작하는 SOI 기판 또는 반[0284]
도체 장치를 갖는 패널을 사용한 모듈의 예를 도시한다. 본 실시형태에서는 높은 성능을 부여하는 것을 목적으
로 한 반도체 장치를 갖는 모듈의 예를 설명한다.
도 14a에 도시하는 정보 단말의 모듈은 프린트 배선 기판(946)에, 컨트롤러(901), 중앙 처리 장치(902; CPU),[0285]
메모리(911), 전원 회로(903), 음성 처리 회로(929) 및 송수신 회로(904)나, 기타, 저항, 버퍼, 용량 소자 등의
소자가 실장되어 있다. 또한, 패널(900)이 플렉시블 배선 기판(908; FPC)을 개재하여 프린트 배선 기판(946)에
접속되어 있다.
패널(900)에는 발광 소자가 각 화소에 형성된 화소 영역(905)과, 상기 화소 영역(905)이 갖는 화소를 선택하는[0286]
제 1 주사선 구동 회로(906a), 제 2 주사선 구동 회로(906b)와, 선택된 화소에 비디오신호를 공급하는 신호선
구동 회로(907)가 형성되어 있다.
프린트 배선 기판(946)에 구비된 인터페이스(909; I/F)를 통해서, 각종 제어 신호의 입출력이 행하여진다. 또[0287]
한, 안테나와의 사이의 신호의 송수신을 하기 위한 안테나용 포트(910)가 프린트 배선 기판(946)에 형성되어 있
다.
또, 본 실시형태에서는 패널(900)에 프린트 배선 기판(946)이 FPC(908)를 통해서 접속되어 있지만, 반드시 이[0288]
구성에 한정되지 않는다. COG(Chip on Glass)방식을 사용하여, 컨트롤러(901), 음성 처리 회로(929), 메모리
(911), CPU(902) 또는 전원 회로(903)를 패널(900)에 직접 실장시키도록 하여도 좋다. 또한, 프린트 배선 기판
(946)에는 용량 소자, 버퍼 등의 각종 소자가 형성되고, 전원 전압이나 신호에 노이즈가 포함되거나, 신호의 상
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승이 둔해지거나 하는 것을 막고 있다.
도 14b는 도 14a에 도시한 모듈이 블록도를 도시한다. 이 모듈(999)은 메모리(911)로서 VRAM(932),[0289]
DRAM(925), 플래시 메모리(926) 등이 포함되어 있다. VRAM(932)에는 패널에 표시하는 화상의 데이터가
DRAM(925)에는 화상 데이터 또는 음성 데이터가 플래시 메모리에는 각종 프로그램이 기억되어 있다.
전원 회로(903)에서는 패널(900), 컨트롤러(901), CPU(902), 음성 처리 회로(929), 메모리(911), 송수신 회로[0290]
(904)에 주는 전원 전압이 생성된다. 또한 패널의 사양에 따라서는 전원 회로(903)에 전류원이 구비되어 있는
경우도 있다.
CPU(902)는 제어 신호 생성 회로(920), 디코더(921), 레지스터(922), 연산 회로(923), RAM(924), CPU용 인터페[0291]
이스(935) 등을 갖고 있다. 인터페이스(935)를 통해서 CPU(902)에 입력된 각종 신호는 일단, 레지스터(922)에
유지된 후, 연산 회로(923), 디코더(921) 등에 입력된다. 연산 회로(923)에서는 입력된 신호에 근거하여 연산
을 행하고, 각종 명령을 보내는 장소를 지정한다. 한편, 디코더(921)에 입력된 신호는 디코드되어, 제어 신호
생성 회로(920)에 입력된다. 제어 신호 생성 회로(920)는 입력된 신호에 근거하여, 각종 명령을 포함하는 신호
를 생성하여, 연산 회로(923)에 있어서 지정된 장소, 구체적으로는 메모리(911), 송수신 회로(904), 음성 처리
회로(929), 컨트롤러(901) 등에 보낸다.
메모리(911), 송수신 회로(904), 음성 처리 회로(929), 컨트롤러(901)는 각각 받은 명령에 따라서 동작한다.[0292]
이하 그 동작에 관해서 간단히 설명한다.
입력 수단(930)으로부터 입력된 신호는 인터페이스(909)를 통해서 프린트 배선 기판(946)에 실장된 CPU(902)에[0293]
보내진다. 제어 신호 생성 회로(920)는 포인팅 디바이스나 키보드 등의 입력 수단(930)으로부터 보내진 신호에
따라서, VRAM(932)에 격납한 화상 데이터를 소정의 포맷으로 변환하여, 컨트롤러(901)에 송부한다.
컨트롤러(901)는 패널의 사양에 맞추어 CPU(902)로부터 보내진 화상 데이터를 포함하는 신호에 데이터처리를 실[0294]
시하여, 패널(900)에 공급한다. 또한 컨트롤러(901)는 전원 회로(903)로부터 입력된 전원 전압이나 CPU(902)로
부터 입력된 각종 신호를 바탕으로, Hsync 신호, Vsync 신호, 클록 신호 CLK, 교류 전압(AC Cont), 전환 신호
L/R를 생성하여, 패널(900)에 공급한다.
송수신 회로(904)에서는 안테나(933)에 있어서 전파로서 송수신되는 신호가 처리되어 있고, 구체적으로는 아이[0295]
솔레이터, 밴드 패스 필터, VCO(Voltage Controlled Oscillator), LPF(Low Pass Filter), 커플러, 밸런 등의
고주파회로를 포함하고 있다. 송수신 회로(904)에 있어서 송수신되는 신호 중 음성 정보를 포함하는 신호가,
CPU(902)로부터의 명령에 따라서, 음성 처리 회로(929)에 보내진다.
CPU(902)의 명령에 따라서 보내진 음성 정보를 포함하는 신호는 음성 처리 회로(929)에 있어서 음성 신호로 복[0296]
조되어, 스피커(928)에 보내진다. 또한 마이크(927)로부터 보내진 음성 신호는 음성 처리 회로(929)에 있어서
변조되어, CPU(902)로부터의 명령에 따라서, 송수신 회로(904)에 보내진다.
컨트롤러(901), CPU(902), 전원 회로(903), 음성 처리 회로(929), 메모리(911)를, 본 실시형태의 패키지로서 실[0297]
장할 수 있다. 본 실시형태는 아이솔레이터, 밴드 패스 필터, VCO(Voltage Controlled Oscillator), LPF(Low
Pass Filter), 커플러, 밸런 등의 고주파 회로 이외이면, 어떠한 회로에나 응용할 수 있다.
(실시형태 10)[0298]
본 실시형태를 도 14 및 도 15를 사용하여 설명한다. 도 15는 이 실시형태 9에서 제작하는 모듈을 포함하는 무[0299]
선을 사용한 운반 가능한 소형 전화기(휴대전화)의 1형태를 도시하고 있다. 패널(900)은 하우징(1001에) 탈착
이 자유롭게 내장하여 모듈(999)과 용이하게 조합하여 행할 수 있도록 하고 있다. 하우징(1001)은 넣어지는 전
자기기에 맞추어, 형상이나 치수를 적절하게 변경할 수 있다.
패널(900)을 고정한 하우징(1001)은 프린트 배선 기판(946)에 끼워져 모듈로서 조립된다. 프린트 배선 기판[0300]
(946)에는 컨트롤러, CPU, 메모리, 전원 회로, 기타, 저항, 버퍼, 용량 소자 등이 실장되어 있다. 또, 마이크
로폰(994) 및 스피커(995)를 포함하는 음성 처리 회로, 송수신 회로 등의 신호 처리 회로(993)가 구비되어
있다. 패널(900)은 FPC(908)을 통해서 프린트 배선 기판(946)에 접속된다.
이러한 모듈(999), 입력 수단(998), 배터리(997)는 케이스(996)에 수납된다. 패널(900)의 화소 영역은 케이스[0301]
(996)에 형성된 개구창으로부터 볼 수 있도록 배치되어 있다.
도 15에서 도시하는 케이스(996)는 전화기의 외관 형상을 일례로서 도시하고 있다. 그러나, 본 실시형태에 관[0302]
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계되는 전자기기는 그 기능이나 용도에 따라서 여러 가지의 형태로 변용할 수 있다. 이하에 도시하는 실시형태
에서, 그 형태의 일례를 설명한다.
(실시형태 11)[0303]
본 발명을 적용하여, 여러 가지 표시 기능을 갖는 반도체 장치를 제작할 수 있다. 즉, 이들 표시 기능을 갖는[0304]
반도체 장치를 표시부에 내장한 여러 가지 전자기기에 본 발명을 적용할 수 있다. 본 실시형태에서는 높은 성
능을 부여하는 것을 목적으로 한 표시 기능을 갖는 반도체 장치를 갖는 전자기기의 예를 설명한다.
이와 같은 본 발명에 관계되는 전자기기로서, 텔레비전 장치(단순히 텔레비전, 또는 텔레비전 수신기라고도[0305]
함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 휴대 전화 장치(단지 휴대 전화기, 휴대 전화라고도
함), PDA 등의 휴대 정보 단말, 휴대형 게임기, 컴퓨터용 모니터, 컴퓨터, 카 오디오 등의 음향 재생 장치, 가
정용 게임기 등의 기록매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc(DVD)) 등을 들 수
있다. 그 구체적인 예에 관해서, 도 19를 참조하여 설명한다.
도 19a에 도시하는 휴대 정보 단말기기는 본체(9201), 표시부(9202) 등을 포함하고 있다. 표시부(9202)는 본[0306]
발명의 반도체 장치를 적용할 수 있다. 그 결과, 고성능의 휴대정보 단말기기를 제공할 수 있다.
도 19b에 도시하는 디지털 비디오 카메라는 표시부(9701), 표시부(9702) 등을 포함하고 있다. 표시부(9701)는[0307]
본 발명의 반도체 장치를 적용할 수 있다. 그 결과, 고성능의 디지털 비디오 카메라를 제공할 수 있다.
도 19c에 도시하는 휴대 전화기는 본체(9101), 표시부(9102) 등을 포함하고 있다. 표시부(9102)는 본 발명의[0308]
반도체 장치를 적용할 수 있다. 그 결과, 고성능의 휴대 전화기를 제공할 수 있다.
도 19d에 도시하는 휴대형의 텔레비전 장치는 본체(9301), 표시부(9302) 등을 포함하고 있다. 표시부(9302)는[0309]
본 발명의 반도체 장치를 적용할 수 있다. 그 결과, 고성능의 휴대형의 텔레비전 장치를 제공할 수 있다. 또
한 텔레비전 장치로서는 휴대 전화기 등의 휴대 단말에 탑재하는 소형부터, 운반할 수 있는 중형, 또한, 대형
(예를 들면 40인치 이상)까지, 폭넓은 것에, 본 발명의 반도체 장치를 적용할 수 있다.
도 19e에 도시하는 휴대형의 컴퓨터는 본체(9401), 표시부(9402) 등을 포함하고 있다. 표시부(9402)는 본 발명[0310]
의 반도체 장치를 적용할 수 있다. 그 결과, 고성능의 휴대형의 컴퓨터를 제공할 수 있다.
또한, 본 발명의 반도체 장치는 조명 장치로서 사용할 수도 있다. 본 발명을 적용한 반도체 장치는 소형의 전[0311]
기 스탠드나 실내의 대형의 조명 장치로서 사용할 수도 있다. 또, 본 발명의 반도체 장치를 액정 표시 장치의
백라이트로서 사용할 수도 있다.
이와 같이 본 발명의 반도체 장치에 의해 고성능의 전자기기를 제공할 수 있다.[0312]
실시예 1[0313]
본 실시예에서는 반도체 기판상에 전치하는 반도체층의 막 두께를 제어하는 예를 개시한다. [0314]
본 실시예에서는 반도체 기판에 취화층을 형성할 때의 이온 조사 공정에서의 가속 전압과 반도체 기판으로부터[0315]
전치된 반도체층의 막 두께의 상관에 관해서 평가를 하였다.
시료의 제작 방법을 이하에 설명한다. 우선 단결정 실리콘 기판상에 산화질화실리콘막을 막 두께 100nm 성막하[0316]
고, 산화질화실리콘막상에 질화산화실리콘막을 막 두께 50nm 형성한 후, 조사를 하여 취화층을 형성하였다. 또
절연층으로서 산화실리콘막을 성막 두께 50nm 형성하고, 유리 기판에 전치하여 실리콘층을 형성하였다.
수소 이온의 조사는 이온 샤워 도핑 장치로 행하였다. 산화질화실리콘막 및 질화산화실리콘막은 플라즈마 CVD[0317]
법으로 형성하고, 절연층인 산화실리콘막은 유기실란가스로서 규산에틸을 사용하여 CVD법에 의해서 형성하였다.
반도체 기판으로부터 박리하여 지지 기판에 전치하는 공정에서는 세로형 노에서 200으로 2시간, 또 600℃에서 2
시간의 열 처리를 하였다.
도 22에 수소 이온 조사 공정의 가속 전압 및 박리 전치 후의 실리콘층의 막 두께의 관계를 도시한다. 수소 이[0318]
온 조사 공정의 가속 전압 V[kV]와, 박리 전치 후의 실리콘층 d[nm]에 선형관계 d=4.0671V-78.008이 성립되는
것을 알았다. 가속 전압의 상승에 따라서, 단결정 실리콘 기판에 더욱 깊게 수소가 조사된다. 그 때문에, 취
화층도 더욱 깊은 위치에 형성되어, 유리 기판상에 전치되는 실리콘층의 막 두께도 커진다고 할 수 있다.
또한, d=4.0671V-78.008을 V에 관해서 풀면, V=0.2459d 19.18이 된다. 식 V=0.2459d 19.18을 사용하면, 임의
의 실리콘층의 막 두께를 얻기 위한 수소 이온 조사 공정의 가속 전압 조건을 산출할 수 있다.
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예로서, 실리콘층에 조사하는 광으로서, Nd:YAG 레이저의 제 2 고조파(λ=532nm)를 조사하기로 한다. 본 발명[0319]
으로부터, 효율 좋게 광 조사를 하기 위해서 실리콘층이 만족하는 막 두께 d는
d=λ/2n×m±α(m=1,2,3,4···, 0≤α≤10)이다. 상기 식에, 광의 파장 λ=532nm, 실리콘층의 굴절율
n=4.16을 대입하여, α=0으로 하면, 흡수율이 극대가 되는 실리콘층의 막 두께 d는 약 64nm, 128nm, 192nm,
256nm···이 된다.
수소 이온 조사 공정의 가속 전압과 박리 전치 후의 실리콘층의 막 두께의 관계식을 미리 실험적으로 구하여 두[0320]
면 수소 이온 조사 공정의 조건이 결정한다. 본 실시예에서는 도 22의 실험 결과로부터 얻어진 식
V=0.2459d 19.18로부터 소정의 실리콘층의 막 두께에 대응하는 가속 전압을 구하였다. 표 2에 광의 파장 λ
=532nm에서, 광 흡수율이 극대를 나타내는 실리콘층의 막 두께, 및 각 실리콘층의 막 두께에 대응할 수소 이온
조사 공정에서의 가속 전압 조건을 도시한다.
표 2
실리콘 층의 막 두께[0321]
d[nm]
수소 도핑 가속 전압
V[kV]
64 35
128 51
192 66
256 82
... ...
d 0.2459d 19.18
이상과 같이, 취화층 형성시의 이온 조사 공정의 가속 전압을 제어하여 임의의 깊이에 취화층을 형성함으로써,[0322]
지지 기판상에 전치되는 반도체층의 막 두께를 제어할 수 있는 것을 확인할 수 있었다. 그리고, 반도체층의 광
흡수율이 큰 최적의막 두께 조건에 반도체층을 제어함으로써 반도체층에 광 조사 처리를 효율 좋게 할 수 있다.
광처리 능력이 향상되어, 대형 기판의 처리도 가능해지고, 생산성이 향상된다.
도면의 간단한 설명
도 1은 본 발명의 SOI 기판의 제조 방법을 설명하는 도면. [0323]
도 2는 본 발명의 SOI 기판의 제조 방법을 설명하는 도면. [0324]
도 3은 본 발명의 SOI 기판의 제조 방법을 설명하는 도면. [0325]
도 4는 본 발명의 SOI 기판의 제조 방법을 설명하는 도면. [0326]
도 5는 본 발명의 반도체 장치의 제작 방법을 설명하는 도면. [0327]
도 6은 본 발명의 반도체 장치의 제작 방법을 설명하는 도면. [0328]
도 7은 본 발명의 반도체 장치를 설명하는 도면. [0329]
도 8은 본 발명의 반도체 장치를 설명하는 도면. [0330]
도 9는 본 발명의 반도체 장치를 설명하는 도면. [0331]
도 10은 본 발명의 반도체 장치를 설명하는 도면. [0332]
도 11은 본 발명에 적용할 수 있는 발광 소자의 구성을 설명하는 도면. [0333]
도 12는 본 발명에 적용할 수 있는 발광 소자의 구성을 설명하는 도면. [0334]
도 13은 본 발명에 적용할 수 있는 발광 소자의 구성을 설명하는 도면. [0335]
도 14는 본 발명이 적용되는 전자기기를 도시하는 도면. [0336]
도 15는 본 발명이 적용되는 전자기기를 도시하는 도면. [0337]
도 16은 본 발명이 적용되는 전자기기의 주요한 구성을 도시하는 블록도. [0338]
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도 17은 반도체 기판에 의해 얻을 수 있는 마이크로프로세서의 구성을 도시하는 블록도. [0339]
도 18은 반도체 기판에 의해 얻을 수 있는 RFCPU의 구성을 도시하는 블록도. [0340]
도 19는 본 발명이 적용되는 전자기기를 도시하는 도면. [0341]
도 20은 본 발명이 적용되는 전자기기를 도시하는 도면. [0342]
도 21은 라만 분광 측정 결과를 도시하는 도면. [0343]
도 22는 이온 조사 공정에서의 가속 전압과 실리콘층의 막 두께의 관계를 도시하는 도면. [0344]
도 23은 실리콘층의 막 두께와 광 흡수율의 관계를 도시하는 도면. [0345]
도 24는 광의 파장에 대한 실리콘층의 광학 특성을 도시하는 도면. [0346]
도면
도면1
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도면2
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도면3
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도면5
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